verilog实现串并及并串转换

Abstract

在實務上常常需要將parallel轉成serial，然後再將serial轉成parallel，本文討論如何實現這些功能。

Introduction

使用環境：NC-Verilog 5.4 + Debussy 5.4 v9 + Quartus II 7.2

很多介面都採用serial傳輸，如I2C、LVDS、mini-LVDS…等，在寫入時必須將parallel 資料轉成serial，讀出時又得將serial轉成parallel，所以是個常用的電路，其原理就是使用shift register來達成，本文將一一討論parallel轉serial，serial轉parallel，也順便討論parallel轉parallel與serial轉serial。

並進串出(Parallel In Serial Out)

當load為1且clk rising edge時，parallel data載入至register當中，當load為0且clk rising edge時，register資料依序往前遞移，在最後一個register將資料送出。

p2s.v / Verilog