基于FPGA的线阵CCD驱动时序及模拟信号处理的设计
1引言
电荷耦合器CCD [1]具有尺寸小、精度高、功耗低、寿命长、测
量精度高等优点，在图像传感和非接触测量领域得到了广泛应用。由于CCD 芯片的转换效率、信噪比等光电特性只有在合适的时序驱动下才能达到器件工艺设计所要求的最佳值，以及稳定的输出信号，因此驱动时序的设计是应用的关键问题之一。通用CCD 驱动设计有4种实现方式：EPROM 驱动法；IC 驱动法；单片机驱动法以及可编程逻辑器件（PLD ）驱动法。
基于FPGA 设计的驱动电路[2-3]是可再编程的，与传统的方法相比，其优点是集成度高、速度快、可靠性好。若要改变驱动电路的时序，增减某些功能，仅需要对器件重新编程即可，在不改变任何硬件的情况下，即可实现驱动电路的更新换代。
2CD 1501D CCD 工作参数及时序分析
2.1TCD1501D CCD 工作参数
所选器件是日本TOSHIBA 公司的TCD1501D CCD [4]作为
光电传感器，该芯片是高灵敏度、低噪声和宽动态范围的线阵CCD 器件。主要参数如下：
光敏像元数：5000个像元尺寸：7μm ×7μm ×7μm 光谱响应范围：300～1000nm 灵敏度：10.4～15.6V/Lx.s 动态范围典型值：3000nm
饱和曝光度典型值：0.23Lx.s
驱动时钟频率最大值：12MHz
该器件正常工作的驱动脉冲主要有：复位时钟RS 、移位脉冲准1、准2和转移脉冲SH 。该器件具有5000个有效像元，正常工作还需要76个虚设单元输出（dummy outputs ）信号。由于该器件是两列并行传输，所以在一个周期内至少需要
2538个准1（或准2）时钟脉冲才能完成一帧图像转移。2.2驱动时序分析
各驱动时序之间正确的先后关系是保证CCD 正常工作的前提。具体时序关系如图1所示。
3CCD 输出信号的采集
CCD 器件输出的原始信号中除了有用的信号外，还夹杂
着各种噪声和干扰，主要有光子噪声、散粒噪声、暗电流噪
收稿日期：2008-09-16稿件编号：200809041
作者简介：张殿富（1954-），男，吉林长春人，教授，硕士生导师。研究方向：军事通信研究。
基于FPGA 的线阵CCD 驱动时序及
模拟信号处理的设计
张殿富1,赵源
2
（1.武警工程学院通信与信息技术研究所，西安710086；2.武警工程学院研究生大队，西安710086）
摘要:为保证线阵CCD 在图像测量中正常、稳定工作，必须设计出适合其工作的时序驱动电路。在分析TCD1501D 线阵CCD 驱动时序关系的基础上，通过分析CCD 输出的图像信号[1]，给出了内、外相关双采样的时序控制。最后，利用
quartus7.2软件平台结合VHDL 语言进行开发，对所需驱动脉冲进行仿真设计。仿真结果表明，该驱动电路简单、功耗
小、成本低、抗干扰能力强，适用于设备小型化的要求。关
键
词:线阵CCD ；现场可编程逻辑器件（FPGA ）；相关双采样；驱动时序
中图分类号:TN386
文献标识码：A
文章编号：1006－6977（2009）01-0041-03
Design of the time driving and analog signal processing for linear CCD
based on FPGA
ZHANG Dian -fu 1,ZHAO Yuan 2
(1.Institute of Communications and Information Technology,The Engineering College of the Chinese Armed Police Force,Xi ’an 710086,China ;2.Graduate Battalion,The Engineering College of the Chinese Armed Police Force ,Xi ’an 710086,China ）Abstract:Circuits of time driving pulse is designed well in order that the linear CCD is working stable in image measuring.In the base of analyzing the driving pulse and time sequence of TCD 1501D linear CCD,by analyzing the output image signal of CCD,the paper gives out CDS circuit in and out of the CCD.At last ，the required time sequence driving is simulated accurately by the use of development platform of Quartus II 7.2combining with VHDL.The result of the simulation indicates that the driving circuit is characterized by simple framework ，low power consumption ，and strong antivjamming abi1ity ，which meet the demand of miniaturization for the project.
Key words:linear CCD ；field programmable gate array(FPGA)；correlated double sampling （CDS ）；time driving
第17卷第1期
Vol.17No.1
2009年1月Jan.2009
电子设计工程
Electronic Design Engineering －41－
声、复位噪声以及输出噪声等，而影响最大的是复位噪声。通过理论及实验可知，相关双采样是消除复位噪声最有效的方法之一。其原理是利用复位噪声在同一像素周期内近似为常数，因此，只要把同一像素周期内的参考电平和信号电平进行两次采样，再进行相减，即可消除复位噪声。
3.1内部信号处理
与其他线阵CCD不同的是TCD1501D内部包含有采样保持电路。由图1可知，OS经SH脉冲采样后，得到
所有视频信号的包络，经CP箝位电平后输出一个大
概为5V左右的直流分量，两个波形再通过差分即
可得到有用的视频信号。若要保证信号的不失真输
出，则t12和t18需越小越好，必须满足时间最小值要
求，即让采样脉冲SH和箝位脉冲CP对OS信号在
很短时间内准确地对阴影部分信号电平和参考电平
分别进行采样，然后两者差分。输出视频信号的示意
图如图2所示，图2（a）中的阴影部分是有用的视频
信号，白色部分是参考电平，图2（b）是相关双采样后
CCD每个像元中视频信号包络的集合，是一个负极
性的离散模拟信号，图2（c）是翻转之后的正极性信
号。这个过程相当于对CCD输出信号进行内部CDS，由于CCD内部时序要求非常严格，在某些情况下可以采用外部的相关双采样技术，在实际应用中可根据具体情况选择使用内部采样处理还是外部采样处理。
3.2外部信号采集
外部电路对CCD信号采集主要包括除噪和A/D转换，前者是为了在不损失图像细节的前提下尽可能消除噪声和干扰，以获取高质量的图像；后者则是为了完成对输出信号的数字化，以便进一步进行软件处理。
传统CCD除噪和A/D转换是采用分立电路来完成对输出信号的数字化处理，对于高速采集系统而言，传统方法显然满足不了要求。为了简化电路设计、提高系统可靠性，这里采用单片集成的CCD模拟信号的预处理芯片AD9826[5]来完成CDS及A/D转换。该芯片内部集成了CDS电路和16位20 MHz A/D转换器。而AD9826输出只有8位，因此采用分时输出高8位和低8位的方法来实现16位数据的输出，方框图如图3所示。由于AD9826对输入信号幅值的要求可以达到4 V，而未经处理的TCD1501D输出信号幅值为3V左右，其中还有一个接近5V的直流分量，需用一个差分放大器消除直流后，再放大才能接到AD9826的输入端，实现对CCD输出信号不失真的进行处理。AD9826的CDSCLK时序驱动脉冲由FPGA产生，串口的配置可通过单片机或DSP写入。
4时序设计及波形仿真
通过对TCD1501D的驱动脉冲及时序关系的分析，下面将用ALTERA公司的Quartus II7.2作为开发平台，对各路时序进行相关的设计及仿真。Quartus II7.2开发系统是一种全集成化的可编程逻辑设计环境，它支持硬件描述语言（VHDL）[6]、状态图及原理图3种输入方式，设计包括4个阶段：设计输入；设计实现；设计验证和器件编程。其原理输入方式简单直观，而硬件描述语言输入方式的优点是可移植性和可读性好，因而系统采用VHDL语言的输入方式。
4.1TCD1501D时序设计及仿真
系统所选的基准时钟为100MHz，工作频率为10MHz。
依据TCD1501D驱动时序要求，采用硬件编程语言（VHDL）图1TCD1501D时序要求
的输入方式，设计出各脉冲产生的程序。各项驱动脉冲均由基准时钟分频产生。其脉冲参数分别为：准1=准2=5MHz ，占空比为1：1，波形为方波，准1、准2在并行转移时有一个大于
SH 高电平的宽脉冲，脉宽为2000ns ；复位脉冲RS =10MHz ；占空比为3：2，波形为方波;SH 在转移时的宽脉冲
为1000ns ;箝位脉冲CP 和采样保持脉冲SP 分别为RS 脉冲的延迟。正确编译后，最后通过波形仿真，得到TCD1501D 驱动时序的仿真波形图，仿真结果如图4所示，其中F1B 、
F2B 分别表示移位脉冲准1、准2，图中+2.011885μs 线表示相
对于25.446ns 的基准线偏移量，可知F1B 宽脉冲几乎为
2000ns ，能满足器件手册的要求。同理，可判定其他驱动脉
冲也满足要求。
4.2AD9826时序设计及仿真
通过对AD9826单通道CDS 采样时序分析，结合
TCD1501D 输出信号的特点，设计出正确合理的CDS 驱动时
序是保证该器件正常工作的基础。充分利用硬件编程语言（VHDL ）的优点，产生各项时序。依据TCD1501D 输出信号
OS 的时序要求及AD9826对CDS 的要求，可设定各脉冲的
参数为：主时钟为100MHz ，CDSCLK1=CDSCLK2=10MHz ，占空比为1：4，两次采样间隔为40ns ，均为下降沿采样；AD -
CCLK=10MHz ，占空比为1：1，低电平有效。编译后通过波形
仿真的结果如图5所示，其中12.211ns 线为基准，+100.62
ns 线为相对基准线的偏移量，可知CDSCLK1周期为100ns ，
满足器件手册中所规定的要求。
5结语
通过对TCD1501D 输出图像信号特征的简要分析，分
别阐述了内、外2种除噪方法，并给出了相应的时序，再利用Quartus II 7.2软件平台对TCD1501D CCD 驱动时序及AD9826的采样时序进行了设计及结果仿真，使CCD 的驱动变得简单且易于处理，这是传统逻辑电路无法比拟的，对其他CCD 时序驱动及后续处理提供了一定的参考价值。
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图4CCD
驱动仿真结果
6结语
通过在单片FPGA 中实现智能全数字锁相环，Nios Ⅱ嵌
入式处理器随时检测锁相环的状态，适时调整锁相环的参数，从而能缩短锁相环锁定时间，提高效率；并逐渐改进其输出频率的抖动特性。解决了锁定时间与相位抖动之间的矛盾，提高了信息的传输效率和质量。全数字锁相环在数字通信，数字信号处理，电力系统自动化等众多领域有着极为广
泛的应用，随着片内数字锁相环系统研究的不断深入与发
展，其性能会不断提高，其意义重大，前景广阔。参考文献：
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图4仿真波形图
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图5AD9826CDS 驱动仿真
（上接第40页）
张殿富,等基于FPGA 的线阵CCD 驱动时序及模拟信号处理的设计
－43－
基于Verilog的VGA驱动设计1时序分析
基于Verilog的VGA驱动设计（一）VGA时序分析 VGA时序分析 电阻DAC转换网络和640X480的VGA时序图: 图 1 扫描频率 显示器采用光栅扫描方式，即轰击荧光屏的电子束在CRT屏幕上从左到右（受水平同步信号HSYNC控制）、从上到下（受垂直同步信号VSYNC控制）做有规律的移动。光栅扫描又分逐行扫描和隔行扫描。电子束采用光栅扫描方式，从屏幕左上角一点开始，向右逐点进行扫描，形成一条水平线；到达最右端后，又回到下一条水平线的左端，重复上面的过程；当电子束完成右下角一点的扫描后，形成一帧。此后，电子束又回到左上方起点，开始下一帧的扫描。这种方法也就是常说的逐行扫描显示。 Horizonal Timing
图2 A (us) Line Period B (us) Sync pulse lenght C (us) Back porch D (us) Active video time E (us) Front porch Vertical Timing 图3 O (ms) Frame Period P (ms) Sync length Q (ms) Back porch R (ms) Active video time S (ms) Front porch Horizonal timing information 水平扫描时序
图4 Notes: ?Active area is actually an active area added with 6 overscan border pixels (in some other VGA timing tables those border pixels are included in back and front porch) Vertical timing information 垂直扫描时序 图5 Notes: ?Active area is actually an active area added with 4 overscan border lines (in some other VGA timing tables those border lines are included in back and front porch)
光电_线阵CCD驱动电路的FPGA时序设计 2
线阵CCD驱动电路的FPGA时序设计一，设计人员：姜小文姜虎彪黄志海孔敏 二，设计要求 设计一线阵CCD驱动时钟，用一输入的clk,驱动CCD、AD、FIFO 组成的整个CCD系统，并要求有一个复位端reset。 三，设计目的 本实验主要是基于FPGA设计线阵CCD器件复杂驱动电路和整个CCD的电子系统控制逻辑时序的方法，并给出时序仿真波形，通过对线阵CCD驱动电路的时序设计，了解一个系统设计的基本方法。四，介绍 CCD CCD是以电荷作为信号，而不同于其他大多数器件是以电流或者电压为信号，其基本功能是信号电荷的产生、存储、传输和检测。当光入射到CCD的光敏面时，CCD首先完成光电转换．即产生与入射光辐射量成线性关系的光电荷。CCD的工作原理是被摄物体反射光线到CCD器件上。CCD根据光的强弱积聚相应的电荷，产生与光电荷量成正比的弱电压信号，经过滤波、放大处理，通过驱动电路输出一个能表示敏感物体光强弱的电信号或标准的视频信号。基于上述将一维光学信息转变为电信息输出的原理，线阵CCD可以实现图像传感和尺寸测量的功能。其显著特点是：1.体积小重量轻；2.
功耗小，工作电压低，抗冲击与震动，性能稳定，寿命长；3.灵敏度高，噪声低，动态范围大；4.响应速度快，有自扫描功能，图像畸变小，无残像；5.应用超大规模集成电路工艺技术生产，像素集成度高，尺寸精确，商品化生产成本低。因此，许多采用光学方法测量外径的仪器，把CCD器件作为光电接收器。 五，设计思路 元器件选择 1、CCD：sonyILX511 2、AD：Analog Devices --- AD9224 3、FIFO：Integrated Device Technology --- IDT7204
线阵_CCD_驱动的FPGA时序设计
线阵 CCD 驱动的FPGA时序设计 实验组成员：袁航周杰赵宁杨剑波 摘要：CCD，英文全称：Charge-coupled Device，中文全称：电荷耦合元件。可以称为C CD图像传感器。CCD是一种半导体器件，能够把光学影像转化为数字信号。 CCD上植入的微小光敏物质称作像素（Pixel）。一块CCD上包含的像素数越多，其提供的画面分辨率也就越高。CCD的作用就像胶片一样，但它是把图像像素转换成数字信号。CCD上有许多排列整齐的电容，能感应光线，并将影像转变成数字信号。由于CCD的转换效率、信噪比等光电特性只有在合适的时序驱动下才能达到设计所规定的最佳值，输出稳定可靠的信号，因 此，驱动电路的设计也就成为其应用中的关键问题之一。 关键词：CCD；时序；驱动仿真 一、实验设计要求 设计一线阵CCD驱动时钟，用一输入的clk,驱动CCD、AD、FIFO组成的整个CCD系统，并要求有一个复位端reset。 二、实验目的 本实验主要是设计基于FPGA设计线阵CCD器件复杂驱动电路和整个CCD的电子系统控制逻辑时序的方法，并给出时序仿真波形，通过对线阵CCD驱动电路的时序设计，了解一个系统设计的基本方法，加深了解时序电路的设计方法。 三、实验设备 ccd线阵：sonyILX511 AD：Analog Devices --- AD9224 FIFO：Integrated Device Technology --- IDT7204 Cypress --- CY7C460A 四、背景介绍 AD 电路里面的模拟信号转换为数字信号的电路简称AD电路。 FIFO 英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。CCD CCD是以电荷作为信号，而不同于其他大多数器件是以电流或者电压为信号，其基本功能是信号电荷的产生、存储、传输和检测。当光入射到CCD的光敏面时，CCD首先完成光电转换．即产生与入射光辐射量成线性关系的光电荷。CCD 的工作原理是被摄物体反射光线到CCD器件上。CCD根据光的强弱积聚相应的电荷，产生与光电荷量成正比的弱电压信号，经过滤波、放大处理，通过驱动电路输出一个能表示敏感物体光强弱的电信号或标准的视频信号。基于上述将一维光学信息转变为电信息输出的原理，线阵CCD可以实现图像传感和尺寸测
基于CPLD的线阵CCD驱动时序的设计与实现
收稿日期:2007-10 作者简介:林德辉(1973—),男,硕士,研究方向为嵌入式系统和CP LD 设计 。 图1 TC D1208AP 电路图 图2 TCD1208AP 的驱动时序图 基于CP LD 的线阵CC D 驱动时序的设计与实现 林德辉,道克刚,钟绍俊 (中国计量学院机电工程分院,浙江杭州310018) 摘要:介绍一种基于CP LD 芯片EP M7128S LC84-15的线阵CC D -TC D1208AP 的驱动设计方法,详细阐述了逻辑设计原理,给出了时序仿真图形,并给出实际波形。实践证明,该设计方法具有一定的使用价值。 关键词:线阵CCD;CP LD;驱动时序设计 中图分类号:T M930 文献标识码:B 文章编号:1006-2394(2008)04-0022-02 D esi gn and I m ple m en t a ti on of L i n ear CCD D r i ver Ba sed on CPLD L IN De 2hui,DAO Ke 2gang,ZHONG Shao 2jun (Dep t .of Mechatr onics Engineering,China I nstitute of Metr ol ogy,Hangzhou 310018,China ) Abstract:A driving design method of linear CCD T CD1208AP based on the CP LD chi p of EP M7128S LC84-15is described in this paper .The p rinci p le of l ogic design is given in detail .The diagra m of ti m ing sequence si m ulati on is p resented and the p ractical ti m ing sequence is dis p layed .The fact de monstrates that this method has s ome p ractical value . Key words:linear array CCD;CP LD;design of driving ti m ing sequence 本文介绍一种采用美国ALTERA 公司的MAX7000S 系列CP LD 芯片EP M7128利用VHDL 语言编程实现T CD1208AP 的驱动设计方法。 1 TCD 1208AP 的驱动时序分析 日本T OSH I B A 公司的T CD1208AP 芯片具有优良的光电特性,有2160个像元,其电路图如图1所示。 T CD1208AP 的驱动时序图如图2所示。由T C D1208AP 的时序图可以看出,TCD1208AP 是采用两相驱动脉冲工作,时序脉冲驱动电路提供4路工作脉冲,即积分脉冲SH,电荷转移脉冲<1、<2,输出复位脉冲RS 。通过查阅手册可知TCD1208AP 的最佳工作频率为1MHz 。该 器件具有2160位有效像元,正常工作时有52个虚单元输出(DUMMY OUTP UTS )信号(含暗电流信号)。 在时序分析阶段需要确定SH 、<1、<2和RS 四个信号的严格时序关系,还需要参考图3所示的时序要求。 根据图2和图3即可进行时序波形的 ? 22?仪表技术 2008年第4期