第六章 采用中、大规模集成电路的逻辑设计

第六章 采用中、大规模集成电路的逻辑设计
教学重点：在了解典型中、大规模集成电路逻辑功能的基础上，掌握现代逻辑设计的方向。
教学难点：采用双向移位寄存器设计的计数器的"模"的概念。
6．1二进制并行加法器(四位超前进位加法器74283)
介绍能提高运算速度的四位超前进位加法器74283。对于这些集成电路，主要是掌握它的外部功能，以便设计成其它逻辑电路。对内部逻辑电路只作一般了解。
四位超前进位加法器74283是中规模集成电路的组合逻辑部件。
74283引脚较少，输入端为被加数和加数共8个，另一个从低位来的进位端1个。输出端5个，其中4个为和数端，1个为向高位的进位端。这两个进位端可用来扩展容量。
功能：对被加数和加数作二进制数的加法运算，运算结果为二进制数，亦可看成代码。
　例6.1 用四位二进制加法器74283设计一个四位加法/减法器。
●逻辑符号内的引脚符号与外部电路的输入到引脚的信号要加以区别。
设计思路：两数做加法时，信号直接加到引脚；做减法时先把减数连同符号位按位求反，同时从低位来的进位端置1，即变成补码信号后再加到引脚，把减法转化为加法。
设计方法：在加数的每个引脚端前接一个异或门输出端，异或门的两个输入端一个接加数或减数的输入信号，另一个接加、减法控制信号，低位来的进位端连接这控制端。
当控制端信号为1时，输入信号通过异或门后变反，故作减法运算；当控制端信号为0时，输入信号通过异或门后不变，故作加法运算。
所设计的逻辑电路图见P196图6.3。
例6.2 用四位二进制加法器74283设计一个将8421BCD码转换成余3码的代码转换电路。
设计思路和方法：余3码是从8421BCD码加3后实现的，故在被加数端接入8421BCD码信号后，可直接在加数信号输入端接0011信号即可。这时和数输出端就输出余3码。
●注意：从低位来的进位端应置0，不能悬空(因悬空的效果是高电平1)。
所设计的逻辑电路图见P196图6.4。
例6.3 用四位二进制加法器74283设计一个8421BCD码十进制加法器。
设计思路：因两个8421BCD码信号加到74283输入端后只作二进制数的加法，输出的和数若小于等于9(即1001)时，可看成8421BCD码；当和数大于9时，和数应作加6修正。
设计方法：应用两块74283，第一块用于输入两个8421BCD码信号，因它输出的和数不一定是8421BCD码，故需要一个组合电路来判断和数是否要进行加6修正。修正控制信号C为1时表示需要加6修正。这就需将第一块的输出端接到第二块的被加数输入端，而第二块的加数输入端最高位

和最低位接0，其余两位接修正控制信号。这样，当修正控制信号为0时或为1时，第二块的输出端输出的都是8421BCD码。
所设计的逻辑电路图见P198图6.5。
附：根据P197的表6.1所示的"用8421BCD码表示的十进制数的加法运算规律"可得修正控制C的逻辑函数5变量的卡诺图：
于是可得：
。

6．2 数值比较器(四位数值比较器7485)
四位数值比较器7485是中规模集成电路的组合逻辑部件。
7485比较原理：A、B两个4位二数进行比较，首先比较两数的最高位A3和B3，若A3>B3(或B3>A3)，则即可得出比较结果A>B(或B>A)，不用再比较其余各位；若A3=B3，则需比较下一位A2和B2，当所有位的比较都相等时，才有A=B。(参看P200 表6.2 7485功能表)
逻辑图上另外三个输入端(A>B、A 逻辑图上三个输出端(FA>B、FA 三个输入端(A>B、AB、FA例6.4 用两个四位数值比较器7485，对两个八位二进制数进行比较。
设计思路和方法：将每个八位二进制数分成高四位和低四位两组，分别用两片7485进行比较。高四位比较信号接输出片(第一片)，因为若高四位若有大小的比较结果，直接输出；低四位比较信号接第二片，级联时，将第二片的输出信号依次接到第一片的三个级联输入端(A>B、AB、A 所设计的逻辑电路图见P201图6.7。
6．3 译码器(三线八线译码器74138)
三线八线译码器74138是中规模集成电路的组合逻辑部件。
概念：译码器是一种多输出组合逻辑部件，它能将n个输入变量变换成2n个输出函数，并且每个输出函数对应于n个输入变量的一个最小项。当输出函数的个数m=2n时，该译码器称为完全译码器，又叫做"二进制译码器"；当m<2n时，该译码器称为不完全译码器。
二进制译码器具有n个输入端，2n个输出端和一个(或多个)使能端。
74138功能：三线八线译码器74138是完全译码器，它有3个输入端8个输出端和3个使能端。它的输出是低电平有效，即在使能时，所有输出信号中只有一个为0的有效信号，对应为一个最小项mi的反，其余皆为1的无效信号。见P202 表6.3 74138真值表。
●在使能时，=1， =0，=0。(+=0意即=0和=0，所谓"都0出0"。)
●当使能端有一个不满足条件，则禁止译码输出。
●用使能端级联两片74138可实现四线十六线译码。
例6.5 用74138和适当的门电路实现全减器。
设计思想：全减

器是组合电路，写出它的输出函数的最小项表达式，并转换成与非与非表达式后便可用一片74138和与非门连接。
步骤：1、写出全减器真值表；是被减数，是减数，为来自低位的借位。
(在填真值表时注意，本位不够减时向高位借的1到本位后是2，加上被减数后减去减数和来自低位的借位)
2、由真值表写出输出函数(差数和借位)的逻辑函数最小项表达式；
3、将此最小项表达式变换成与非与非表达式。
4、画出逻辑电路。
所设计的逻辑电路图见P203图6.9。
例6.6 用74138和适当的门电路实现逻辑函数

设计思想：由于一片74138只能用于输入3个变量，故4个输入变量时要用两片74138扩展容量，变成16个输出的译码器。
考虑到4个输入变量的16个取值组合中，前8个最高位是0，后8个最高位是1，这两组取值组合中，除开最高位，组合的顺序都相同。故可将低三位B、C、D变量按顺序接到每片74138的输入端(即将两片的输入端两两并联)；当最高位信号A为0时，输出序号为0～7的最小项，即让第一片使能，第二片禁止；当最高位信号A为1时，输出序号为8～15的最小项，即让第二片使能，第一片禁止；可见让最高位输入信号A接到两片74138的使能端，可以控制两片74138的工作与禁止。两片74138的使能端的联接如P204的图6.10。
四线十六线译码器连成后，输出端的连接下式进行。

6．4 多路选择器(双四路选择器74153)
双四路选择器74153是中规模集成电路的组合逻辑部件。
概念：多路选择器是一种多路输入单路输出的组合逻辑部件，又称数据选择器或多路开关。
功能：多路选择器能从多个输入中选出一个，并把它的信息传送到输出。输出对输入的选择受选择控制变量控制。
双四路选择器74153介绍：74153有两个四路选择器，其中D0、D1、D2、D3为数据输入端；A1、A0为选择控制端；W、为互补输出。
选择控制端A1、A0为两个四路选择器共用，通常称为地址输入端。地址信号输入A1、A0端，将产生其4个最小项之一的mi，如当i=0时，m0=，有W = D0 ；即四路选择器从4个输入数据中选出D0，并把它的信息传送到输出；如此类推。由于对A1、A0的任一取值组合，只有一个最小项的值为1，其余最小项的值为0，于是可写出W的逻辑表达式：
W =∑mi Di
式中，mi为n个选择控制变量的2n个最小项，Di为n路选择器的第i路数据输入，取值为0或1。
P205 图6.11 只画出了74153的一个四路选择器，完整74153的逻辑符号如下：

应用：多路选择器还可用来实现各种逻辑函数。
例6.7 用74153实现逻辑函数

设计思想：一般情况下，对于任意一个具有n变量的逻辑函数，应取n-1个变量作为选择信号，将剩下一个变量作为数据信号。
设计方法：采用对比法。
在将三个输入变量A、B、C按一定顺序排列下，把A、B当作选择信号(即地址码)，将上式写成标准与或表达式，与74153的输出表达式对比，即可得出接在各数据端的信号。
所设计的逻辑电路图见P206图6.12。
例6.8 用74153实现逻辑函数

设计思想：本例与例6.7相似，但是是另一种题目类型。虽然只有两个输入变量，但仍然可用74153设计。把A、B当作选择信号(即地址码)，仍将上式与74153的输出表达式对比。上式虽然只有两个最小项，仍然可以看成4个最小项，只是另两个最小项对应的数据信号为0而已；已有的这两个最小项所对应的数据信号为1。
所设计的逻辑电路图见P207图6.13。
6．5 计数器(四位同步可逆计数器74193)
74193是中规模集成电路的同步时序部件。
概念：计数器是一种对输入脉冲信号CP进行计数的时序逻辑部件，接收了一个CP，计数器的状态就变化一次。
引脚功能：见P209 表6.6 引线功用。
输入脉冲信号CP连接到CPU端是累加计数脉冲；或连接到CPD端是累减计数脉冲。
74193功能：见P209 表6.7 74193功能表。
●Cr端和端不受CP控制，是异步给计数器清0端(即将计数器所有的输出Q端都置0)和给计数器预置初始值的控制端。Cr信号最优先，其次是信号。故Cr的有效信号是狭窄的正脉冲，而的有效信号则是狭窄的负脉冲。因为在计数过程中不能老是在清0或置数。
●在Cr端和端都无信号的情况下，计数器的状态在CP的作用下一步一步地变化。
●四位同步可逆计数器74193的模是16，即它有16个有效状态(四位二进制数最多有16个值组合)。
●在实际应用中可用74193构成任意模计数器。
例6.9 用74193和适当的逻辑门构成模10加法计数器。
设计思想：在脉冲信号CP连接到CPU端 (CPD端接1)时，74193作加法计数。设清0后作加法计数(端应接1，)，取出其10个有效状态：
0000→0001→0010→0011→0100
↑ ↓
1001←1000←0111←0110←0101
如果不加控制，在CP的作用下，1001会变成无效状态1010而不会变为0000的。但是我们可以把1010当作过渡状态，即当计数器进入这无效状态1010时，就给计数器一个清0信号，即给Cr一个正脉冲，将计数器清0。
无效状态1010和10个有效状态的区别是它的高位QD和低位QB同时

是1。因此将QD和QB通过一个与门接到Cr端。清0后，QD和QB都为0，又使Cr为0，保证了给Cr是一个狭窄的正脉冲信号。
所设计的逻辑电路图见P210图6.15。
●进一步思考：以上的设计无进位信号即=1，怎样设计才能产生进位信号？
要设计有进位信号的模10加法计数器，必须让74153自动进位。根据加法器74153处于1111的状态时，再来一个CP，则有进位信号=0，这时应设初态为0110，10有效状态如下：
0110→0111→1000→1001→1010
↑ ↓
1111←1110←1101←1100←1011
不过，处于1111的状态时，再来一个CP，变来的状态为0000是无效状态。同上例一样，可将0000作为过渡状态，让它产生一个负脉冲的预置信号，使计数器的初值为0110(同时让Cr接0)。具体做法是考虑到无效状态0000和10个有效状态的区别特点(两个高位QD和QC均是0)，可将QD和QC通过一个或门接到端。这样产生的负脉冲也是狭窄的。
用74153和适当的逻辑门设计的有进位的模10加法计数器逻辑电路如下：









例6.10 用74193和适当的逻辑门构成模12减法计数器。
设计思想：在脉冲信号CP连接到CPD端时，74193作减法计数。设置初态为1111后作加法计数(Cr端接0)，取出其12个有效状态：
1111→1110→1101→1100→1011→1010
↑ ↓
0100←0101←0110←0111←1000←1001
如果不加控制，在CP的作用下，0100会变成无效状态0011而不会变为1111的。但是我们可以把无效状态0011当作过渡状态，即当计数器进入这无效状态0011时，就给计数器一个预置信号，即给一个负脉冲，将计数器预置初值1111。
无效状态0011和12个有效状态的区别是它的高位QD和QC同时是0。因此将QD和QC通过一个或门接到端。预置1111后，QD和QC都为1，又使为0，保证了给是一个狭窄的负脉冲信号。
所设计的逻辑电路图见P210图6.16。
图中端还接有一个与门，是计数器在开始计数时让态设置信号负脉冲通过。
●进一步思考：以上的设计无借位信号，即=1，怎样设计才能产生借位信号？
要设计有借位信号的模12减法计数器，必须让74153自动借位。根据减法器74153处于0000的状态时，再来一个CP，则有进位信号=0。这时应设初态为1011，12有效状态如下：
1011→1010→1001→1000→0111→0110
↑ ↓
0000←0001←0010←0011←0100←0101
不过，处于0000的状态时，再来一个CP，变来的状态为1111是无效状态。同上例一样，可将1111作为过渡状

态，让它产生一个负脉冲的预置信号，使计数器的初值为1011(同时让Cr接0)。具体做法是考虑到无效状态1111和12个有效状态的区别特点(两个高位QD和QC均是1)，可将QD和QC通过一个与非门接到端。这样产生的负脉冲也是狭窄的。
用74153和适当的逻辑门设计的有借位的模12减法计数器逻辑电路如下：








6．6 寄存器(四位双向移位寄存器74194)
74194寄存器是中规模集成电路的时序逻辑部件。
概念：寄存器是数字系统中用来存放数据或运算结果的逻辑部件，它具有接收数据、存放数据或传送数据的功能。
74194的功能：接收数据，存放数据，传送数据，左、右移位，串、并行输入，串、并行输出，预置，清零。
74194各输入端和输出端的标识及其功用见P212 表6.8 74194引线功用。
DR端接收右移串行输入的数据并将它送到Q0输出端，
DL端接收左移串行输入的数据并将它送到Q3输出端，
74194的逻辑功能见P212 表6.9 双向移位寄存器功能表。
清0有效信号为低电平。清0有效信号优先；
CP=0时，各触发器数据保持；
74194的各种功能由工作方式的两个选择控制端MA和MB的取值所控制。
MB和MA的值为00时，保持； MB和MA的值为11时，预置；
MB和MA的值为01时，输出端数据右移；MB和MA的值为10时，输出端数据左移。
例6.11 用74194构成模4计数器。
设计思想：模4计数器是指计数器有4个有效状态，这4个有效状态在计数脉冲CP作用下循环出现。
74194用作右移计数时是利用它的移位功能将Q3端和DR端连接。向右移位时，先将计数器设置初态，然后在计数脉冲CP的作用下4位数据依次向右移动，从Q3移出的数据就通过DR回到Q0输出端，实现循环移位，于是，74194的输出端循环出现4个状态，实现了模4的计数。
本例设初态为1100的右移循环计数，于是依次循环出现1100、0110、0011、1001等4个有效状态。
右移计数时，MA端接1，MB端接启动正脉冲。
所设计的逻辑电路图见P213图6.18。
●若要左移计数，则电路需MB端接1，MA端接启动正脉冲；并将Q0端和DL端连接。
●不论左移计数还是右移计数，都不能将0000或1111作为预置值。
6．7 只读存储器(ROM)
概念：只读存储器(ROM)是一种只能重新读出原数据，而不能再写入新数据的只读不写的存储器。
只读存储器(ROM)的发展：
●可编程只读存储器(PROM)
●可擦去只读存储器(EPROM)
只读存储器(ROM)的结构：由地址译码器和只读不写存储体组成。
地址译码器是一个二进制译码器(即完全译

码器)，n个地址线产生2n个译码输出。
只读不写存储体读出相应地址单元的字，字的位数(即字长)等于输出变量m。
从组合逻辑的角度看：ROM由"与"门阵列和"或"门阵列组成。
"与"门阵列产生n个地址变量的2n个最小项，即2n条字线；
"或"门阵列则用来将相应最小项构成逻辑函数，输出m条位线。
只读存储器(ROM)的容量计算：字线×位线＝2n×m (位)。
●只读存储器(ROM)的结构图见P214 图6.19 ROM的结构。
● 4×4 ROM 的电路原理图见P214 图6.20。
● 4×4 ROM 的逻辑原理图见P215 图6.21。
图中"非"门、"与"门、"或"门的连接都是示意图。
逻辑原理图中"与"门阵列(地址译码器)的接点都为"· "硬线连接(固定连接)，"或"门阵列的所有交叉点都是"×"，为可编程连接。"与"门阵列产生22＝4个最小项。
● 4×4 ROM 的阵列逻辑图见P216 图6.22。"与"阵列和"或"阵列用虚线分开，是简化的画法。
例6.12 用ROM设计一个实现四位8421码转换成Gray码的代码转换电路。
设计思想与设计方法：注意到8421码不是8421BCD码，可看成是二进制数码。用二进制数码转换成Gray码的方法可得P216表6.10四位8421码与Gray码的转换真值表。
由于产生的是所有最小项，故逻辑函数不用化简，直接用最小项表达式在阵列逻辑图中填图：在"或"阵列中，将各个输出函数所包含的对应最小项处打"×"逻辑连接即可。
●所设计的阵列逻辑图见P217 图6.23。
注意在"与"阵列中将每个输入变量画两条横线，分别代表输入变量的原变量和反变量。
例6.13 用ROM设计一个П发生器，其输入为四位8421码，输出为8421BCD码。该电路串行地产生常数π若取小数点后15位数字，则π＝3.141592653589793。
设计思想：所设计的电路要能串行地产生16个8421BCD码，需要16个脉冲信号来控制，使之一个一个地产生。当8421码从0000递增地变化到1111也变化了16次。因此，可用一个四位8421码同步计数器控制ROM的地址输入端，使其地址码按8421码的顺序周期性地变化，以便对所有的存储单元逐个进行访问。如地址码为0000时，ROM输出8421BCD码0011(对应十进制数码3)等。
П发生器的真值表见P218 表6.11;
所设计的П发生器的ROM阵列逻辑图见P218 图6.25。
6．8 可编程逻辑阵列(PLA)
概念：可编程逻辑阵列(PLA)是"与"阵列和"或"阵列均可编程的逻辑器件。
结构：与ROM类似，不同之处是n个变量的与阵列不再产生2n个最小项，而是有m个"与"门提供m个"与"项，每个"与"项与哪些变量有关由编程决定。"或"阵列通过编程可选择需要的"与"项相或，形成"与-或"项。
由PLA实现的"与-

或"函数是最简"与-或"表达式。
PLA的存储量：不仅与变量的个数和输出个数有关，还和"与"项数有关。
PLA的存储量的表示方法：输入变量数-"与"项数-输出数
如16-48-8表示该PLA的存储量为有16个变量，48个"与"项，8位的输出。
●3-6-3PLA阵列的逻辑原理图见P219图6.26。
图中"非"门、"与"门、"或"门的连接都是示意图。
图中所有的交叉都是可编程连接。
●3-6-3PLA阵列的逻辑图见P220图6.27。
虚线上部须注明"与"阵列及输入变量，下部注明"或"阵列。
例6.14 用PLA实现下列多输出函数：见P220。
设计思想：将3输入、3输出逻辑函数整体化简成最简的"与-或"表达式，利用共享的"与"项，总共有3个不同的"与"项。故可用3-3-3的PLA阵列实现逻辑函数。
所设计的逻辑阵列图见P221图6.28。
例6.15 用PLA设计一个8421BCD码计数器，并用七段显示器显示计数状态。
●所有PLA阵列都还包含了触发器组，只是以上在设计组合电路时不用。
设计思想：
首先设计一个PLA阵列的同步8421BCD码计数器，利用到PLA阵列中的4个JK触发器组。将4个JK触发器组的现态作为"与"阵列的输入变量，另外计数脉冲CP也作为1个输入变量，总共有5个输入变量。
同步8421BCD码计数器的设计要用到4个JK触发器。用0000~1001这十个状态为有效状态 (虽然是设计同步时序电路，但对这计数器可直接指出这十个有效状态的二进制编码) 。这里介绍一种不用JK触发器的驱动表，而是对照JK触发器的次态方程得出驱动方程。在下面的卡诺图中，座标为现态，方格中的内容为次态：








例：求Q4n+1的卡诺图为：
于是可得：

对比得激励函数：
。
余类推。
于是可得4个不同的"与"项，它们分别接入4个触发器的输入J、K端。这样，同步8421BCD码计数器的设计就完成了。
其次，要将触发器输出的8421BCD码变换成七段显示器的输入代码，需设计一个代码转换的组合电路。
●七段数字显示器的逻辑符号如P222图6.30所示。
●七段数字显示器显示的数字和输入代码间的关系表如P223表6.13所示。
●8421BCD码转换为七段显示码的真值表如P223表6.14所示。
据此作出a、b、c、d、e、f、g的卡诺言图后按多输出函数化简原则进行化简，得代码转换电路输出函数最简的"与-或"表达式，共得8个不同的"与"项。然后由PLA阵列输出a、b、c、d、e、f、g，外接七段数字显示器输入端。
所设计的用七段数字显示器显示8421BCD码计数器计数状态的PLA阵列逻辑图如P225图6.32所

示。
『数字逻辑』（毛法尧编著）教案 ●李澄举● ★ 面向21世纪教材 ★

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