第13章触发器及时序逻辑电路习题
第十三章触发器和时序逻辑电路
13.1重点内容提要
时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。
1．双稳态触发器
双稳态触发器的特点：
1）.有两个互补的输出端Q 和Q。
2）．有两个稳定状态。“1”状态和“0” 状态。通常将Q = 1和Q= 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。
3）．当输入信号不发生变化时，触发器状态稳定不变。
4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。
按其逻辑功能，触发器可分为：RS触发器，JK触发器、D触发器、T触发器和T’触发器。
各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1：
把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。
2．同步时序逻辑电路的分析
同步时序逻辑电路的分析步骤如下：
1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。 （2）各触发器的驱动方程。 （3）时序电路的输出方程。
2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。
3．典型的时序逻辑电路
在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器
寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。
2）计数器
计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。
计数器种类很多，通常有如下不同的分类方法。
（1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。
（2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 （3）按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器
图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步
(a ) 外引线排列图 (b ) 逻辑符号
图13.1.1 74161型四位同步二进制计数器
清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能：
① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。
② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。
③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态
第13章 触发器和时序逻辑电路
不变。需要说明的是，当=EP 0，=ET 1时，进位输出RCO 也保持不变；而当=ET 0时，不管EP 状态如何，进位输出RCO =0。
④ 计数。当D R LD EP ET ====1，且有时钟脉冲CP 的上升沿作用时，74161处于计数状态。
集成电路74LS290异步十进制计数器。其外引线排列图如图13.1.2所示。它由一个一位二进制计数器和一个异步五进制计数器组成。如果计数脉冲由0CP 端输入，输出由0Q 端引出，即得二进制计数器；如果计数脉冲由1CP 端输入，输出由123Q Q Q 引出，即是五进制计数器；如果将0Q 与1CP 相连，计数脉冲由0CP 输入，输出由0123Q Q Q Q 引出，即得8421码十进制计数器。因此，又称此电路为二-五-十进制计数器。当复位输入==)2(0)1(0R R 1，且置位输入=?)2(9)1(9S S 0时，74LS290的输出被直接清零；只要置位输入==)2(9)1(9S S 1，则74LS290的输出将被直接置9，即3210Q Q Q Q =1001；只有同时满足
=?)2(0)1(0R R 0和=?)2(9)1(9S S 0时，才能在计数脉冲(下降沿)作用下实现二-五-十进制加法计数。
图13.1.2 74LS290异步十进制计数器
4．通用集成定时器555
通用集成定时器555是一种将模拟电路和数字逻辑电路巧妙地组合在一起的中规模集成电路。通用集成定时器的内部逻辑电路图如图13.3.3所示，它由三个电阻值为5 k ?的电阻组成的分压器、两个比较器1C 和2C 、基本RS 触发器、输出级和放电管等五部分组成。
图13.3.3 555集成定时器的内部逻辑电路图
555定时器功能如表13.1.2所示。
表13.1.2 555定时器功能表
输 入
输 出
复位D R '
1I u
2I u
输出o u 晶体管T 0 ×
×
0 导通 1 CC 2
3U > CC 1
3U > 0 导通 1
CC 2
3U < CC 1
3
U < 1
截止
555
应用十分广泛。
13．2典型题解
S R的波形如图13.2.1所示。例1：画出与非门构成的基本R S触发器,Q Q的波形，,
D D
S R的波形
图13.2.1基本R S触发器波形，,D D
解:画出与非门构成的基本R S触发器,Q Q的波形，如图13.2.2所示。
图13.2.2例1的波形图
例2 如图13.2.3所示，运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。
图13.2.3例2的图
解:运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出的电路如图13.2.4所示。
第13章触发器和时序逻辑电路
图13.2.4例2的电路图和波形图
例3：画出如图13.2.5所示的输入信号下，钟控R S触发器,Q Q的输出波形（设Q的初始态为“0”态）
13.2.5例3的输入波形图
解:C P高电平时触发器状态由R、S确定。钟控R S触发器,Q Q的输出波形如图13.2.6所示。
13.2.6例3的钟控R S触发器,Q Q的输出波形图
例4设下降沿触发的JK触发器时钟脉冲和J、K信号的波形,如图13.2.7所示试画出输出端Q的波形。设触发器的初始状态为0。
13.2.7例4的输入波形图
解: 输出端Q的波形如图13.2.8所示。
13.2.8例4的触发器Q的输出波形图
例5分析图13.2.9所示的同步时序逻辑电路的功能。
图13.2.9例5的逻辑电路图
解：该电路的存储电路由J-K触发器构成，组合电路由门电路构成，属于Mealy型时序逻辑电路。分析过程如下：
第13章 触发器和时序逻辑电路
1．写出时序电路的各逻辑方程式
（1）这是一个同步时序电路，故时钟方程可以不写 （2）时序电路的驱动方程
111J K == 221n J K X Q ==⊕
（3）时序电路的输出方程。
12121212n n n n n n n n
Z XQ Q XQ Q XQ Q XQ Q ==+
2．将驱动方程代入J-K 触发器特性方程，得到状态方程
12121211
1
1
1
()()11n n n n n
n n n n Q X Q Q X Q Q Q Q Q Q
++=⊕+⊕=?+?=
3．列出该时序电路的状态表，画出状态转换图和时序图
状态表的列法是：先填入现态Q 2n Q 1n 以及输入X 的的所有取值组合，然后将每一种取值组合值分别代入输出方程及状态方程，求出相应的输出值Z 和次态值Q 2n+1、Q 1n+1。由此可得到状态表如表13.2.1所示。
根据状态表可以画出状态图如图13.2.10所示，电路的工作波形如图13.2.11示。
图13.2.10 例5的状态图
CP X Q 2 Q 1 Z
图13.2.11 例5电路的工作波形
X/Z
4．电路的逻辑功能分析
由状态图可知，例5中的逻辑电路是一个二进制可逆计数器。输入X为低电平（X=0）时，计数器将由初态00开始加计数。每来一个计数脉冲，计数器加1，依次为00→01→10→11。当计数器累加4个脉冲后，其状态由11变为00，并产生一个进位脉冲（Z=1）。当输入为高电平（X=1）时，计数器将由初态11开始减计数。每来一个脉冲，计数器减1，依次为11→10→01→00。当计数器累减4个脉冲后，其状态由00变为11，产生一个借位脉冲（Z=1）。这样，我们把输入X称为加减控制信号，CP称为计数脉冲，于是Z就是进位（X=0时）或者借位（X=1）信号。因此，图13.2.9是一个在X控制下的对CP 脉冲既能加计数又能减计数的模4可逆计数器。图13.2.11中，画出了减计数情况下电路的工作波形。
例6 用74LVC161构成九进制加计数器。
解：九进制计数器应有9个状态，而74 LVC 161在计数过程中
有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。
(1) 反馈清零法
用74LVC161构成九进制加计数器如图13.2.1
2所示。
图13.2.12例6电路图各状态图
(2) 反馈置数法一
3所示。
用74LVC161构成九进制加计数器如图13.2.1
图13.2.13例6电路图
反馈置数法二
用74LVC161构成九进制加计数器如图13.2.14所示。
第13章 触发器和时序逻辑电路
图13.2.14 例6电路图
例7 图13.2.15所示为用555定时器组成的液位监控电路，当液面低于正常值时，监控器发声报警。 ① 说明监控报警的原理。
② 计算扬声器发声的频率。
解：① 图13.2.15所示电路是由555定时器组成的多谐振荡器，其振荡频率由R 1、R 2和C 的值决定。电容两端引出两个探测电极插入液体内。液位正常时，探测电极被液体短路，振荡器不振荡，扬声器不发声。当液面下降到探测电极以下时，探测电极开路，电源通过R 1、R 2给C 充电，当
C u 升至CC 2
3
U 时，振荡器开始振荡，振荡器发声报警。
② 扬声器的发声频率，即为多谐振荡器的频率。
6971001.01010021.543
.1243.16
321=????+=+=-）（）（C R R f H Z
13.4 习 题 13
13.4.1填空题
1．JK 触发器和D 触发器的特性方程分别为1n n n Q JQ KQ +=+， 1n Q D +=。
2．时序逻辑电路按其状态改变是否受同一定时信号控制，可将其分为_同步时序逻辑电路__和?异步时序逻辑电路??两种类型。
3．T 触发器的特性方程是1n n n Q TQ TQ +=+；'
T
触发器的特性方程是1n n Q Q +=。
4．时序逻辑电路是由_组合逻辑电路__和具有记忆作用的_触发器 构成。
5．全面描述一个时序电路的功能，必须使用3个方程式，它们是 触发器的驱动方程 、触发器的特性方程 和 时序电路的输出方程
。
6．某时序电路如图13.4.1
所示，若在输出端得到100KHZ 的矩形波，则该电路时钟脉冲CP 的频率是 25KHZ 。
图13.2.15 液位监控电路
图13.4.1
7．某时序电路设计过程中的最简状态图中的状态数为10个，设计该电路至少需要用 4 个触发器。
8．若一单稳态触发器电路的输出脉宽S 4t w μ=，恢复时间S 1t re μ=，则输出信号的最高频率为 200KHZ 。
9．同步时序逻辑电路和时钟脉冲CP 的波形分别如图13.4.2所示。 说明是 4 进制计数器。
图13.4.2 图13.4.3
10．电路如图13.4.3所示，1
n Q += n Q 。
11. 按逻辑功能不同，触发器分为RS 触发器、 JK 触发器 、 D 触发器 、 T 触发器 、 T ’触发器 五种类型。
12. 电路如图13.4.4所示，图13.4.4（a ）是 7 进制计数器；图13.4.4（b ）是 13 进制计数器。
图13.4.4
13.三个触发器组成的最大进制计数器为 8 进制。 14. 加法器是组合逻辑电路；计数器是 时序逻辑电路 。
15. 主从JK 触发器和维持阻塞JK 触发器比较，维持阻塞JK 触发器 抗干扰能力和可靠性更好。 16. 图13.4.5所示的电路是 5 进制计数器。
第13章 触发器和时序逻辑电路
图13.4.5
13.4.2 选择题
1．下列通用集成电路中，（ B ）属于时序逻辑电路。 A ．译码器 B ．计数器 C ．编码器 D ．加法器
2．下列触发器中，抗干扰能力和可靠性最高的是（ D ）。
A ．主从RS 触发器
B ．主从JK 触发器
C ．基本RS 触发器。
D ．维持阻塞型D 触发器。 3．下列触发器中，有约束条件的是（ A ）。
A ．主从RS 触发器
B ．主从JK 触发器
C ．维持阻塞型JK 触发器。
D ．维持阻塞型D 触发器。 4．构成一个十进制计数器，需要触发器的个数至少为（ 4 ）。
A ．3个
B ．4个
C ．5个
D ．6个
5．若一单稳态触发器电路的输出脉宽3w t S =μ，恢复时间S 1t re μ=，则输出信号的最高频率为（ A ）
A.f m ax =250KH Z
B. f m ax ≥1MH Z
C. f m ax ≤200KH Z
D.f m ax =200KH Z
6．若如图13.4.6所示单稳态触发器电路输出波形的脉冲宽度s t w μ=5，恢复时间s t re μ=1，则输出信
号的最高频率为 A 。
图13.4.6
A 、 Z KH 7.166；
B 、 Z KH 200；
C 、 Z KH 250；
D 、 Z MH 1 7．某时序电路的状态图如图13.4.7所示，该电路为 5进制计数器 。
图13.4.7
A 、 四进制加计数器；
B 、 四进制计数器；
C 、 五进制加计数器；
D 、 五进制计数器。
8．设计一个99进制计数器的电路至少需要用 C 个触发器。
A 、 1 ；
B 、 4；
C 、 7
D 、 10 。
9．某时序电路如图13.4.8所示，若在输入端CP 加入10Z KH 的脉冲波形，则该电路输出端Z 的频率
为 A 。
图13.4.8
A 、Z KH 5.2；
B 、Z KH 5；
C 、 Z KH 20
D 、 Z KH 40 10. 下列触发器中，有约束条件的是（ A ） 。 A 、 RS 触发器 ； B 、 JK 触发器； C 、D 触发器
D 、T 触发器
11. 下列中规模通用集成电路中，（ B ）属于组合逻辑电路。
A 、 4位计数器74161；
B 、 4位加法器74283；
C 、 4位寄存器74194
D 、4位计数器74290
12. 某时序电路设计过程中的最简状态图中的状态数为8个，设计该电路至少需要用（ B ）个触发
器。
A 、 4 ；
B 、 3；
C 、 2；
D 、6。
13.4.3 计算题
1．逻辑电路如图13.4.9（a ）所示，输入A 、B 、K 和时钟脉冲CP 的波形如习题图13.4.6
（b ），试画出J 和Q 的波形（设Q 的初始状态为0）。
（a ） （b ）
图13.4.9
解：J 和Q 的波形如图13.4.9(C) 所示。
2．同步时序逻辑电路和时钟脉冲CP 的波形分别如图13.4.10所示。
第13章 触发器和时序逻辑电路
（1）画出在CP 脉冲作用下01,Q Q 的波形，设触发器初态均为“0”； （2）说明是几进制计数器。
图13.4.10
解：(1)Q 0和Q 1的波形如图13.4.10(a) 所示。
13.4.10(a) Q 0和Q 1的波形
(2) 是4进制计数器。
3．用二-五-十进制计数器74LS290构成如图13.4.11所示计数电路，试分析它们各为几进制计数器？
图13.4.11
解：图13.4.11(a)所示计数电路，为6进制计数器。
图13.4.11(b)所示计数电路，为8进制计数器。
4． 已知由与非门组成的基本RS 触发器和输入端D R 、D S 的波形如图13.4.12所示，试对应地画出
Q 和Q 的波形，并说明状态“不定”的含义。
图13.4.12
解：Q和Q的波形如图13.4.12(a)所示, 状态“不定”的含义是: D R、D S=0、0，Q 、Q=1、1，当，Q的状态不确定。
R、D S=1、1
D
图13.4.12(a) Q和Q的波形
5．已知钟控RS触发器CP、R和S的波形如图13.4.13所示，试画出输出Q的波形。设初始状态为0。
图13.4.13 图13.4.14
解：钟控RS触发器输出Q的波形如图13.4.13
（a）所示，
13.4.13（a）Q的波形
6．在主从结构的JK触发器中，已知CP、J、K的波形如图13.4.14所示，试画出Q端的波形。设初始状态Q=0。
解：主从结构的JK触发器输出Q的波形如图13.4.14
（a）所示，
图13.4.14（a）Q的波形
7．维持阻塞型D触发器的输入D和时钟脉冲CP的波形如图13.4.15所示，试画出Q端的波形。设初始状态Q = 0。
第13章 触发器和时序逻辑电路
图13.4.15
解：维持阻塞型D 触发器输出Q 的波形如图13.4.15（a ）所示，
图13.4.15（a ）Q 的波形
8． 在T 触发器中，已知T 和CP 的波形如图13.4.16所示，试画出Q 端的波形。设初始状态Q = 0。
图13.4.16
解：T 触发器输出Q 的波形如图13.4.16（a ）所示，
图13.4.16（a ）Q 的波形
9． 写出图13.4.17所示电路的逻辑关系式，说明其逻辑功能。
图13.4.17
解：D AQ BQ =+ 根据D 触发器的特性方程1
n Q
D +=，得
1n Q AQ BQ +=+
令A=J ，K=B ，电路的功能与JK 触发器的功能相同，即该电路的功能就是将D 触发器转换成了JK 触发器。
10． 如图13.4.18所示的电路和波形，试画出D 端和Q 端的波形。设初始状态Q= 0。
图13.4.18
解：D A B =⊕，D 和Q 的波形如图13.4.18（a ）所示。
图13.4.18（a ）D 和Q 的波形
11 电路如图13.4.19所示。画出Q 0端和Q 1端在六个时钟脉冲CP 作用下的波形。设初态Q 1=Q 0= 0。
(a) (b)
图13。19第11题图 图13-20第12题图
解：1
00n n Q D Q +==
1101,n
J K Q ==
1
1
111101n n n n n n
Q J Q KQ Q Q Q +=+=+
CP 、Q 0、Q 1的波形如图13.4.19（a ）所示。
图13.4.19（a ）CP 、Q 0和Q 1的波形
12. 用图13.4.20(a)所给器件构成电路，并在示波器上观察到如图13.4.20（b ）所示波形。试问电路是如何连接的？请画出逻辑电路图。 解：Y CP
Q CP Q CP Q ==⊕=⊕
Q 为CP 的二分频，故逻辑电路图如图13.4.20（c ）所示。
图13-20（c ）
13 已知如图13.4.21(a)所示电路的各输入端信号如图13.4.21(b)所示。试画出触发器输出端Q 0和
第13章 触发器和时序逻辑电路
Q 1的波形。设触发器的初态均为0。
(a) (b)
图13.4.21
解：电路为异步时序电路，
100111
10
,n n n D n n Q Q R Q Q
D Q
++====
触发器输出端Q 0和Q 1的波形如图13.4.21(c)所示。
图13.4.21（c ）
14 已知电路和时钟脉冲CP 及输入端A 的波形如图13.4.22所示，试画出输出端0Q 、1Q 的波形。假定各触发器初态为1。
(a) (b)
图13.4.22
解：电路为异步时序电路，
10111
10
,n n D n n Q A S Q Q
D Q
++====
触发器输出端Q 0和Q 1的波形如图13.4.22(c)所示。
图13.4.22（c ）
15 已知图13.4.23(a)所示电路中输入A 及CP 的波形如图13.4.23(b)所示。试画出输出端0Q 、
1Q 、2Q 的波形，设触发器初态均为
0。
(a) (b)
图13.4.23
解：电路为同步时序电路，三个D 触发器初态均为0，上升沿触发，输出波形如图13.4.23(c)所示。
从输出波形图中可看出，该电路的功能为移位寄存器。
图13.4.23（c ）
16 电路如图13.4.24所示，已知时钟脉冲CP 的频率为2 kHz ，试求Q 0、Q 1的波形和频率。设触发器的初始状态为
0。
图13。4。24第16题图 图13。4。25第17题图
解：电路为异步时序电路，两个D 触发器初态均为0
，上升沿触发，输出波形如图13.4.24(a)所示。
图13。4。24（a ）第16题图
从输出波形图中可看出，时钟脉冲CP 的频率为2 kHz ，Q 0的频率为1kHz ，Q 1的频率为500 kHz 。 17． 分析如图13.4.25所示电路的逻辑功能。
第13章 触发器和时序逻辑电路
解：电路为同步时序电路，设两个JK 触发器初态均为0，下降沿触发，输出波形如图13.4.25(a)所示。
图13。4。25（a ）第17题图
从输出波形图中可看出，电路的逻辑功能为为两位同步二进制减法计数器。
18． 某计数器波形如图13.4.26所示，试确定该计数器有几个独立状态，并画出状态循环图。
图13.4.26
解：该计数器有6个独立状态，状态循环图如图13.4.26（a ）所示。
图13.4.26（a ）
19． 电路如图13.4.27所示。假设初始状态2Q 1Q 0Q = 000。试分析FF 2、FF 1构成几进制计数器？整个电路为几进制计数器？画出CP 作用下的输出波形。
图13.4.27
解：电路为异步时序电路，有三个JK 触发器，下降沿触发，
各JK 触发器驱动方程为：
1K
001212121,1,1
n J K J Q K J Q K ====== 各JK 触发器的状态方程为：
10011211221n n n n n n n n
Q Q Q Q Q Q Q Q +++===
CP 作用下的输出波形如图13.4.27
（a ）所示。
图13.4.27（a ）
从输出波形图中可看出，触发器FF 2，FF 1构成同步三进制加法计数器；整个电路为六进制加法计数器。
20 分析图13.4.28
计数器的逻辑功能，确定该计数器是几进制的？
图13.4.28
解：电路为同步时序电路，有三个JK 触发器，下降沿触发，
各JK 触发器驱动方程为：
020*******,1
,1
n J Q K J K Q J Q Q K ======
各JK 触发器的状态方程为：
1020
1110101220
n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q +++==+= 根据JK 触发器的状态方程，可列出电路的状态转换图，如图13.4.28（a ）所示。。
集成触发器及其应用电路设计
华中科技大学 电子线路设计、测试与实验》实验报告 实验名称：集成运算放大器的基本应用 院（系）：自动化学院 地点：南一楼东306 实验成绩： 指导教师：汪小燕 2014 年6 月7 日
、实验目的 1）了解触发器的逻辑功能及相互转换的方法。 2）掌握集成JK 触发器逻辑功能的测试方法。 3）学习用JK 触发器构成简单时序逻辑电路的方法。 4）熟悉用双踪示波器测量多个波形的方法。 （5）学习用Verliog HDL描述简单时序逻辑电路的方法，以及EDA技术 、实验元器件及条件 双JK 触发器CC4027 2 片； 四2 输入与非门CC4011 2 片； 三3 输入与非门CC4023 1 片； 计算机、MAX+PLUSII 10.2集成开发环境、可编程器件实验板及专用电缆 三、预习要求 （1）复习触发器的基本类型及其逻辑功能。 （2）掌握D触发器和JK触发器的真值表及JK触发器转化成D触发器、T触发器、T 触发器的基本方法。 （3）按硬件电路实验内容（4）（5），分别设计同步3 分频电路和同步模4 可逆计数器电路。 四、硬件电路实验内容 （1）验证JK触发器的逻辑功能。 （2）将JK触发器转换成T触发器和D触发器，并验证其功能。 （3）将两个JK触发器连接起来，即第二个JK触发器的J、K端连接在一起， 接到第一个JK触发器的输出端Q两个JK触发器的时钟端CP接在一起，并输入1kHz 正方波，用示波器分别观察和记录CP Q、Q的波形（注意它们之间的时序关系），理解2分频、4分频的概念。 （4）根据给定的器件，设计一个同步3分频电路，其输出波形如图所示。然后组装电路，并用示波器观察和记录CP Q、Q的波形。 （5）根据给定器件，设计一个可逆的同步模4 计数器，其框图如图所示。图中，M为控制变量，当M=0时，进行递增计数，当M=1时，进行递减计数；Q、 Q为计数器的状态输出，Z为进位或借位信号。然后组装电路，并测试电路的输入、输出
触发器和时序逻辑电路习题答案
第21章 触发器和时序逻辑电路 191、触发器按其工作状态是否稳定可分为( b )。 (a)RS 触发器，JK 触发器，D 触发器，T 触发器； (b)双稳态触发器，单稳态触发器，无稳态触发器； (c)主从型触发器，维持阻塞型触发器。 192、逻辑电路如图所示，当A=“1”时，基本RS 触发器( c )。 (a)置“1”； (b)置“0”； (c)保持原状态。 ≥1A ""1R D Q Q S D 193、 逻辑电路如图所示，分析C ，S ，R 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( c )。 (a)1t ； (b)2t ； (c)3t 。 C S R t 1t 2t 3S C R D R S D Q Q 194、 某主从型JK 触发器，当J=K=“1”时，C 端的频率f=200Hz ，则Q 的频率为( c )。 (a)200Hz ； (b)400Hz ； (c)100Hz 。 195、逻辑电路如图所示，当A=“1”时，C 脉冲来到后JK 触发器( a )。 (a)具有计数功能； (b)置“0”； (c)置“1”。 ≥1 A J C R D K S D Q Q "" 1""1 196、 逻辑电路如图所示，A=“0”时，C 脉冲来到后D 触发器( b )。 (a)具有计数器功能； (b)置“0”； (c)置“1”。
D C Q Q & A 197、逻辑电路如图所示，分析C 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( a )。 (a) 1t ； (b)2t ； (c)3t 。 D C Q Q C t 1t 2t 3 198、逻辑电路如图所示，它具有( a )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 1 199、逻辑电路如图所示，它具有( b )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 200、时序逻辑电路与组合逻辑电路的主要区别是( c )。 (a)时序电路只能计数，而组合电路只能寄存； (b)时序电路没有记忆功能，组合电路则有； (c)时序电路具有记忆功能，组合电路则没有。 201、寄存器与计数器的主要区别是( b )。 (a)寄存器具有记忆功能，而计数器没有； (b)寄存器只能存数，不能计数，计数器不仅能连续计数，也能存数； (c)寄存器只能存数，计数器只能计数，不能存数。 202、移位寄存器与数码寄存器的区别是( a )。 (a)前者具有移位功能，后者则没有； (b)前者不具有移位功能，后者则有； (c)两者都具有移位功能和计数功能。
教你怎么巧用PowerPoint触发器制作练习题
教你怎么巧用PowerPoint触发器制作练习题 以前我们在用PowerPoint制作课件时，常常发现制作人机交互练习题非常麻烦。现在在PowerPoint 2002和PowerPoint XP里，利用自定义动画效果中自带的触发器功能可以轻松地制作出交互练习题。触发器功能可以将画面中的任一对象设置为触发器，单击它，该触发器下的所有对象就能根据预先设定的动画效果开始运动，并且设定好的触发器可以多次重复使用。类似于Authorware、Flash等软件中的热对象、按钮、热文字等，单击后会引发一个或者的一系列动作。下面举一个制作选择题的例子来说明如何使用PowerPoint的触发器。 1．插入文本框并输入文字 插入多个文本框，并输入相应的文字内容。要特别注意把题目、多个选择题的选项和对错分别放在不同的文本框中，这样可以制作成不同的文本对象。如图1就是一个小学数学选择题，这里一共有8个文本框。 图1 单选题 2．自定义动画效果 触发器是在自定义动画中的，所以在设置触发器之前还必须要设置选择题的三个对错判断文本框的自定义动画效果。我们这里简单地设置其动画效果均为从右侧飞入。
3．设置触发器 在自定义动画列表中单击“形状6：错”的动画效果列表，选择“效果选项”命令，弹出“飞入”对话框，选“计时”对话框，单击“触发器”，然后选择“单击下列对象时启动效果”单选框，并在下拉框中选择“形状3”，即选择第1个答案124项。同样设置其他的对、错文本框，最后如图2所示。 图2 自定义动画 4．效果浏览 选择该幻灯片播放，你会发现单击“1.124”这个答案后立刻会从右侧飞出“错”，如果单击“2.115”会从右侧飞出“对”，如果单击“3.125”会从右侧飞出“错”。 通过触发器还可以制作判断题，方法类似，只要是人机交互的练习题都能通过它来完成。
第5章触发器题(含答案)
第五章触发器 5.1 画出如题图5.1所示的基本RS触发器输出端、 Q Q的电压波形图。S和R的电压波形如图5.1(b)所示。 题图5.1 解：波形如图： 5.2 或门组成的基本RS触发器电路如题图5.2(a)所示，已知S和R的波形如题图5.2(b)所示。试画出、 Q Q的波形图。设触发器的初态Q=0。 题图5.2 解：波形如图：
5.3 题图5.3所示为一个防抖动输出开关电路。当拨动开关K时，由于开关接通瞬间发生振颤，R 和S的波形如图中所示，请画出和 Q Q端的对应波形。 题图5.3 解：波形如图： 5.4有一时钟RS触发器如题图5.4所示，试画出它的输出端的波形。初态 Q Q=0。 题图5.4 解：波形如图：
5.5 设具有异步端的主从JK 触发器的初始状态Q = 0，输入波形如题图5.5所示，试画出输出端Q 的 波形。 题图5.5 解：波形如图： 5.6 设题图5.6的初始状态为2Q 1Q 0Q = 000，在脉冲CLK 作用下，画出、、的波形（所用 器件都是CD4013）。S 0Q 1Q 2Q D 、R D 分别是CD4013高电平有效的异步置1端，置0端。 题图5.6 解：波形如图：
5.7 设题图5.7电路两触发器初态均为0，试画出、波形图。 1Q 2Q 题图5.7 解：波形如图： 5.8 已知CMOS 边沿触发结构JK 触发器CD4207各输入端的波形如题图5.8所示，试画出、Q Q 端 的对应波形，设初态Q = 0。S D 为高电平置1端，R D 为高电平置0端，电路为CLK 上升沿触发。 题图5.8 解：波形如图：
触发器试卷练习题
触发器单元测试试卷 班级： 姓名: 得分： 一、填空题：（20分） 1. 触发器有两个输出端_______和________，正常工作时两端的状态 互补，以_________端的状态表示触发器的状态。 2. 按结构形式的不同，RS 触发器可分为两大类：一类是没有时钟控 制的____________触发器,另一类是具有时钟控制端的__________触 发器。 3. 按逻辑功能划分，触发器可以分为________触发器、 ___________触发器、__________触发器和________触发器四种类型。 4. 钟控触发器也称同步触发器，其状态的变化不仅取决于 ___________信号的变化，还取决于___________信号的作用。 5. 钟控触发器按结构和触发方式分，有电位触发器、_________触发 器、_________触发器和主从触发器四种类型。 6. 在CP 脉冲和输入信号作用下,JK 触发器能够具有______ 、 _________ 、____________ 和_____________ 的逻辑功能. 7. 在CP 脉冲和输入信号作用下,D 触发器能够具有______ 和 _____________ 的逻辑功能. 8. 边沿控制触发的触发器的触发方式为有( )、（ ）两种。 二、选择题：（20分） 1.能够存储 0、1 二进制信息的器件是 （ ） A.TTL 门 B.CMOS 门 C.触发器 D.译码器 2.触发器是一种（ ） Ａ．单稳态电路 Ｂ. 无稳态电路 Ｃ. 双稳态电路 Ｄ. 三稳态电路 3.用与非门构成的基本RS 触发器处于置 1 状态时，其输入信号 S 、R 应为（ ） A.00=S R Ｂ.01=S R C.10=S R D. 11=S R 4.用与非门构成的基本RS 触发器，当输入信号 S = 0、R = 1 时，其逻辑功能为( ) A.置1 B.置0 C.保持 D.不定 5.下列触发器中，输入信号直接控制输出状态的是 （ ） A ．基本RS 触发器 B. 钟控RS 触发器 C. 主从JK 触发器 D. 维持阻塞D 触发器
第21章习题 触发器和时序逻辑电路
第21章时序逻辑电路 S13101B 在逻辑电路中，任意时刻的输出状态仅取决于该时刻输入信号的状态，而与信号作用前电路的状态无关，这种电路称为。因此，在电路结构上一般由 组合而成。 解： 组合逻辑电路，门电路 S13102B 在任何时刻，输出状态仅仅决定于同一时刻各输入状态的组合，而与电路以前所处的状态无关的逻辑电路称为，而若逻辑电路的输出状态不仅与输出变量的状态有关，而且还与系统原先的状态有关，则称其为。 解： 组合逻辑电路，时序逻辑电路。 S13102I 在同步计数器中，各触发器的CP输入端应接时钟脉冲。 解： 同一 S13201B 有四个触发器的二进制计数器，它的计数状态有( )。 A. 8 B. 16 C. 256 D. 64 解： B S13104B 个逻辑电路，如果某一给定时刻t的输出不仅决定于该时刻t的输入，而且还决定于该时刻前电路所处的状态，则这样的电路称为电路。 解： 时序 S13105B 一个逻辑电路，如果某一给定时刻t的稳态输出仅决定于该时刻的输入，而与t前的状态无关，则这样的电路称为电路。 解： 组合 S13106B 按触发器状态更新方式划分，时序电路可分为和两大类。 解： 同步、异步 S13108B 计数器中有效状态的数目，称为计数器的。 解： 模或长度
S13106N 如图所示电路是 步 进制计数据。 解： 异，十六 S13107N 如图所示电路是 步，长度为 的 法计数器。 解： 异，8，加 S13108N 在如图所示电路中，若将第二级、第三级触发器的CP 改接在21Q Q 、上，则该电路是 步，长度为 的 法计数器。 解： 异，8，减 S13110N 如图所示电路是 步，长度为 的 法计数器。 解： 异，4，加 S13111N 如图所示电路是 步，长度为 的 法计数器。 解： 异，8，减
第4章 触发器(总复习)
【总复习卷】 第4章集成触发器 触发器是数字电路中的一个基本逻辑单元，它与逻辑门电路一起组成各种各样的数字电路。触发器具有记忆功能并且其状态在触发脉冲作用下迅速翻转。 【知识结构图】 【本章重点】 1. 触发器的基本性质。 2. RS触发器、JK触发器、D型触发器的逻辑功能，各类触发器逻辑符号。 3. 集成触发器外特性及其应用。 【本章难点】 1. 各类触发器逻辑功能分析。 2. 主从型触发器工作波形画法。 3. 集成触发器简单应用。 4. 触发器的空翻。 【本章考点】 1. 各类触发器逻辑符号及相应逻辑功能。 2. 触发器的工作波形。 3. 集成触发器类型识别及简单应用。 4. 触发器的空翻。
综合训练（第4章） 一、填空题 1．触发器具有________种稳定状态。在输入信号消失后，能保持输出状态不变，也就是说它具有________功能。在适当触发信号作用下，从一个稳态变为另一个稳态,，因此 触发器可作为_______进制信息存贮单元。 2. 边沿型触发器可以避免现象的产生。 3. 通常规定触发器______端的状态作为触发器的状态。 4. 触发器按照逻辑功能分为：、、、等。 5. 主从触发器在时钟高电平时主触发器接收信，而__ __触发器状态不变。在时钟 脉冲下降沿时__主__触发器被封锁而__ ___触发器打开接收触发器信号。 6. 与非门构成的基本RS触发器的约束条件是R+S不能为。 7. 基本触发器电路中,S D端、R D端可以根据需要预先将触发器或， 而不受的同步控制。 8. 在时钟脉冲控制下，JK触发器J端和K端输入不同组合的信号时，能够具 有、、、的功能。 二、判断题(对的打”√”,错的打”Х”) 1. 触发器属于组合逻辑电路系列，即没有记忆功能。( ) 2. 同步RS触发器连成计数电路时，会产生空翻现象。 ( ) 3. 主从RS触发器会出现状态不定的现象。 ( ) 4. 主从型触发器接成计数电路时，不会产生空翻现象。( ) 5. 当JK触发器的，它就转化为T触发器。( ) 6. JK触发器的特性方程是。( ) 7. 当J=K=0时，JK触发器就具有计数的功能。( ) 8. 由触发器工作性质可看出触发器是一个双稳态电路。 ( ) 9. 触发器的抗干扰能力,与触发脉冲宽度无关。 ( ) 10. 同步RS触发器状态的改变是与时钟脉冲信号同步的。( ) 11. 与非门构成的基本RS触发器，当S=1,R=0时,其输出端状态是1。( ) 12. 同步RS触发器的约束条件是SR=0。( )
触发器是构成时序逻辑电路的基本单元
触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。 1．JK触发器 （1）JK触发器符号及功能 JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。 反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。
图l JK触发器符号表1 JK触发器的状态表 JK触发器的特性方程为 JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。图l所示的JK触发器是下降沿触发的。
（2）双JK触发器74LS76 74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。功能表见表2，74LS76是下降沿触发的。 图2 74LS76引脚图表 2 74LS76的功能表 ①当R D＝0，S D＝1时
不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。由于清零与CP脉冲无关，所以称为异步清零。 ②当R D＝1，S D＝0时 不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。 ③当R D＝1，S D＝1时 只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。 2．D触发器 （1）D触发器符号及功能 D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为 D触发器的状态表见表3
触发器时序逻辑电路习题答案培训资料
触发器时序逻辑电路 习题答案
第4章 触发器 4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其 Q 和Q 端波形，设初态Q =0。 S R CP 图4.27 题4.3图 解：图4.5电路为同步RS 触发器，分析作图如下： S R Q 4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。 Q 1 1CP Q 3 CP CP Q 2Q 6 Q 4 Q 5 CP
图4.28 题4.5图 解： Q Q n n 11 1 =+ Q Q n n 212=+ Q Q n n 313=+ Q Q n n 414=+ Q Q n n 515=+ Q Q n n 616=+ Q 1CP Q 2Q 3Q 4Q 5Q 6 4.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。假定各触发器的初始状态均为Q =0。 1 A B CP ＞1D C1 =1 A B Q 1 Q 2 Q 2 (a) B A (b) 图4.29 题4.6图 解：由图可见： Q B A AB Q n n 111)(++=+ B A Q n ⊕=+1 2
B A Q 2 Q 1 4.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。 （1）试画出图（a ）中的Q 1、Q 2和F 的波形。 （2）试画出图（b ）中的Q 3、Q 4和Y 的波形。 Y （b ） （c ） CP Q 1 Q 2 （a ） 图4.30 题4.7图 解： （ a ） Q Q n n 211 =+ Q Q n n 1 12=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效 CP Q 1Q 2F （b ） Q Q Q n n n 431 3 =+ Q Q Q n n n 4314=+ Q Q Y n n 43= CP 3= CP 上降沿触发 CP 4= CP 下降沿触发
3关于触发器的练习题
《集成触发器》练习题及答案 [4.1]画出图P4.1所示由与非门组成的基本RS触发器输出端Q、Q的电压波形，输入端S、R的电压波形如图中所示。 图P4.1 解： [4.2]画出图P4.2由或非门组成的基本R-S触发器输出端Q、Q的电压波形，输出入端S D，R D的电压波形如图中所示。 图P4.2 解： [4.3]试分析图P4.3所示电路的逻辑功能，列出真值表写出逻 辑函数式。
图P 该电路为同步RS 触发器 [4.4] 图P4.4所示为一个防抖动输出的开关电路。当拨动开关S 时，由于开关触点接触瞬间发生振颤，D S 和D R 的电压波形如图中所示，试画出Q 、Q 端对应的电压波形。 图P4.4 [解]
[4.5]在图P4.5电路中，若CP、S、R的电压波形如图中所示，试画出Q和Q端与之对应的电压波形。假定触发器的初始状态为Q=0。 图P4.5 [4.7]若主从结构RS触发器各输入端的电压波形如图P4.7中所给出，试画Q、Q端对应的电压波形。设触发器的初始状态为Q=0。
图P4.7 解： 图A4.8 [4.9]已知主从结构JK触发器输入端J、K和CP的电压波形如图P4.9所示，试画出Q、Q端对应的电压波形。设触发器的初始状态为Q = 0。
图P4.9 解： [4.11]己知维持阻塞结构D触发器输入端的电压波形如图P4.11所示，试画出Q、Q 端对应的电压波形。 图P4.11 [解] 见图A4.11 图A4.11 [4.15]在图P4.15所示主从结构JK触发器电路中，己知CP和输入信号T的电压波形如图所示，试画出触发器输出端Q和Q的电压波形，设触发器的起始状态为Q=0。
数电实验触发器及其应用
数电实验触发器及其应用 数字电子技术实验报告 实验三: 触发器及其应用 一、实验目的: 1、熟悉基本RS触发器，D触发器的功能测试。 2、了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点 3、熟悉触发器的实际应用。 二、实验设备: 1 、数字电路实验箱; 2、数字双综示波器; 3、指示灯; 4、74LS00、74LS74。 三、实验原理: 1、触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序 电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“ 1 ”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路（主要是“与非门” ）组成的触发器。 按其功能可分为有RS触发器、JK触发器、D触发器、T功能等触发器。触发方式有电平触发和边沿触发两种。 2、基本RS触发器是最基本的触发器，可由两个与非门交叉耦合构成。 基本RS触发器具有置“ 0”、置“ 1”和“保持”三种功能。基本RS触发器
也可以用二个“或非门”组成，此时为高电平触发有效。 3、D触发器在CP的前沿发生翻转，触发器的次态取决于CP脉冲上升沿n+1来到之前D端的状态，即Q = D。因此，它具有置“ 0”和“T两种功能。由于在CP=1期间电路具有阻塞作用，在CP=1期间，D端数据结构变RS化，不会影响触发器的输出状态。和分别是置“ 0”端和置“ 1” DD 端，不需要强迫置“ 0”和置“ 1”时，都应是高电平。74LS74(CC4013, 74LS74(CC4042均为上升沿触发器。以下为74LS74的引脚图和逻辑图。 馬LD 1CP 1云IQ LQ GM) 四、实验原理图和实验结果： 设计实验： 1、一个水塔液位显示控制示意图，虚线表示水位。传感器A、B被水浸沿时
电工资格证考试触发器及其应用练习题集锦附参考答案解析(精品)
触发器及其应用 习题参考答案 一、填空题： 1．时序逻辑电路的特点是：输出不仅取决于当时 输入 的状态 还与电路 原来 的状态有关。 2．欲使JK 触发器实现的功能，则输入端J 应接 “1” ， K 应接 “1” 。 3．组合逻辑电路的基本单元是 门电路 ，时序逻辑电路的基本 单元是 触发器 。 4．两个与非门构成的基本RS 触发器的功能有 置0 、 置1 和 保持 。电路中不允许两个输入端同时为 0 ，否则将出现逻辑混乱。 5．钟控RS 触发器具有“空翻”现象，且属于 电平 触发方式 的触发器；为抑制“空翻”，人们研制出了 边沿 触发方式的JK 触发器和D 触发器。 6．JK 触发器具有 保持 、 翻转 、 置0 和 置1 的功能。 7．D 触发器具有 置0 和 置1 的功能。 二、选择题： 1．描述时序逻辑电路功能的两个重要方程式是（ B ）。 A 、 状态方程和输出方程 B 、状态方程和驱动方程 C 、 驱动方程和特性方程 D 、驱动方程和输出方程 2．由与非门组成的RS 触发器不允许输入的变量组合为 （ D ）。 A 、00 B 、 01 C 、 10 D 、 11 3. 双稳态触发器的类型有（ D ） A 、基本RS 触发器； B 、同步RS 触发器； C 、主从式触发 器； D 、前三种都有。 4. 存在空翻问题的触发器是（ B ） A 、D 触发器； B 、同步RS 触发器； C 、主从JK 触发 器。 三、简述题 1、时序逻辑电路和组合逻辑电路的区别有哪些？ 答：主要区别有两点：时序逻辑电路的基本单元是触发器，组 合逻辑电路的基本单元是门电路；时序逻辑电路的输出只与现时输入有关，不具有记忆性，组合逻辑电路的输出不仅和现时输入有关，还和现时状态有关，即具有记忆性。 2、何谓“空翻”现象？抑制“空翻”可采取什么措施？ n n Q Q =+1R S ?
触发器及其应用实验报告 - 图文-
实验报告 一、实验目的和任务 1. 掌握基本RS、JK、T和D触发器的逻辑功能。 2. 掌握集成触发器的功能和使用方法。 3. 熟悉触发器之间相互转换的方法。 二、实验原理介绍 触发器是能够存储1位二进制码的逻辑电路,它有两个互补输出端,其输出状态不仅与输入有关,而且还与原先的输出状态有关。触发器有两个稳定状态,用以表示逻辑状态"1"和"0飞在二定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存储器件,是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 图14-1为由两个与非门交叉祸合构成的基本RS触发器,它是无时钟控制低电平直接触发的触发器。 基本RS触发器具有置"0"、置"1"和保持三种功能。通常称s为置"1"端,因为 s=0时触发器被置"1"; R为置"0"端,因为R=0时触发器被置"0"。当S=R=1时状态保持,当S=R=0时为不定状态,应当避免这种状态。
基本RS触发器也可以用两个"或非门"组成,此时为高电平有效。 S Q S Q Q 卫R Q (a(b 图14-1 二与非门组成的基本RS触发器 (a逻辑图(b逻辑符号 基本RS触发器的逻辑符号见图14-1(b,二输入端的边框外侧都画有小圆圈,这是因为置1与置。都是低电平有效。 2、JK触发器 在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器,是下降边沿触发的边沿触发器。引脚逻辑图如图14-2所示;JK触发器的状态方程为: Q,,+1=J Q"+K Q 3 5
J Q CLK K B Q 图14-2JK触发器的引脚逻辑图 其中,J和IK是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成"与"的关系。Q和Q为两个互补输入端。通常把Q=O、Q=1的状态定为触发器"0"状态;而把Q=l,Q=0 定为"}"状态。 JK触发器常被用作缓冲存储器,移位寄存器和计数器。 CC4027是CMOS双JK触发器,其功能与74LS112相同,但采用上升沿触发,R、S端为高电平
第13章触发器及时序逻辑电路习题汇总
第十三章触发器和时序逻辑电路 13.1重点内容提要 时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。 1．双稳态触发器 双稳态触发器的特点： 1）.有两个互补的输出端Q 和Q。 2）．有两个稳定状态。“1”状态和“0” 状态。通常将Q = 1和Q= 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。 3）．当输入信号不发生变化时，触发器状态稳定不变。 4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。 按其逻辑功能，触发器可分为：RS触发器，JK触发器、D触发器、T触发器和T’触发器。 各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。 2．同步时序逻辑电路的分析
同步时序逻辑电路的分析步骤如下： 1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。 （2）各触发器的驱动方程。 （3）时序电路的输出方程。 2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3．典型的时序逻辑电路 在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器 寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。 2）计数器 计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。 计数器种类很多，通常有如下不同的分类方法。 （1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。 （2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 （3）按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器 图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号 图13.1.1 74161型四位同步二进制计数器 清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能： ① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态
数字电子——考试题库及答案
触发器有两个互补的输出，且输出不仅与输入有关，还和电路原状态：收藏 A. 无关 B. 无法确定 C. 有关 回答错误!正确答案： C 单稳态触发器可以用于： 收藏 A. 定时 B. 编码 C. 译码 回答错误!正确答案： A 存储矩阵由许多存储单元组成。每个存储单元可存放（）位二进制数。收藏 A. 1 B.
4 C. 2 回答错误!正确答案： A n个逻辑变量，共有（）个最小项。 收藏 A. 2的n次方 B. n C. 2n 回答错误!正确答案： A 二进制计数器每经一级触发器，输出脉冲的频率：收藏 A. 降低一倍 B. 不会改变 C. 增大一倍 回答错误!正确答案： A
（）电路，具有回差，抗干扰强。 收藏 A. 单稳态触发器 B. 多谐振荡器 C. 施密特触发器 回答错误!正确答案：C （）电路可用于幅度的鉴别。 收藏 A. 施密特触发器 B. 单稳态触发器 C. 多谐振荡器 回答错误!正确答案： A D/A转换器是可以实现（）转换的电路。收藏 A. 数字信号向模拟信号 B.
模拟信号向数字信号 C. 数字信号向二进制信号 回答错误!正确答案： A RS触发器的触发输入信号之间： 收藏 A. 无约束 B. 有约束 C. 无法确定 回答错误!正确答案：B 当JK触发器的J＝K＝1时，所构成的触发器为：收藏 A. 置0型的触发器 B. 置1型的触发器 C. 翻转型的触发器 回答错误!正确答案：C
半导体存储器可以用来存放数据、资料等（）信息。 收藏 A. 10进制 B. 12进制 C. 2进制 回答错误!正确答案： C 存储器的存储容量是指所包含的： 收藏 A. 存储器字长 B. 所存放的字数 C. 总存储单元数 回答错误!正确答案： C 若要对100个信息进行编码，则在输出端至少需要（）位二进制代码。收藏 A. 4 B.
第6章_存储过程与触发器练习题
有教师表(教师号，教师名，职称，基本工资)，其中基本工资的取值与教师职称有关。实现这个约束的可行方案是( )。 A 在教师表上定义一个视图 B 在教师表上定义一个存储过程 C 在教师表上定义插入和修改操作的触发器 D 在教师表上定义一个标量函数 参考答案 C 在SQL SERVER中，执行带参数的过程，正确的方法为（）。 A 过程名参数 B 过程名（参数） C 过程名=参数 D ABC均可 参考答案 A 在SQL SERVER服务器上，存储过程是一组预先定义并（）的Transact-SQL语句。 A 保存 B 解释 C 编译 D 编写 参考答案 C 在SQL Server中，触发器不具有（）类型。 A INSERT触发器 B UPDATE触发器 C DELETE触发器 D SELECT触发器 参考答案 D
（）允许用户定义一组操作，这些操作通过对指定的表进行删除、插入和更新命令来执行或触发。 A 存储过程 B 规则 C 触发器 D 索引 参考答案 C 为了使用输出参数，需要在CREATE PROCEDURE语句中指定关键字( )。 A OPTION B OUTPUT C CHECK D DEFAULT 参考答案 B 下列( )语句用于创建触发器。 A CREATE PROCEDURE B CREATE TRIGGER C ALTER TRIGGER D DROP TRIGGER 参考答案 B 下列( )语句用于删除触发器。 A CREATE PROCEDURE B CREATE TRIGGER C ALTER TRIGGER D DROP TRIGGER 参考答案 D
电子技术习题解答触发器和时序逻辑电路及其实际应用习题解答
第8章 触发器和时序逻辑电路及其应用习题解答 8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。 图8-33 习题8.1图 解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示： 习题8.1输出端Ｑ的波形图 8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。 图8-34 题8.2图 解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：
习题8.2输出端Ｑ的波形图 8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。 图8-35 习题8.3图 解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示： 习题8.3输出端Ｑ的波形图 8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。
图8-36 习题8.4图 解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。即：（a ）J ＝K ＝1；Ｑn ＋ 1＝n Ｑ，上升沿触发（ｂ）J ＝K ＝1；Ｑn ＋ 1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。各个电路输出端Ｑ的波形与相应的输出端Ｑ的波形相反。 习题8.4各个电路输出端Ｑ的波形图
最新触发器练习题
触发器练习题 一、填空题 1、触发器具有 个稳定状态，在输入信号消失后，它能保持 。 2、在基本RS 触发器中，输入端D R 或D R 能使触发器处于 状态，输入端 D S 或D S 能使触发器处于 状态。 3、同步RS 触发器状态的改变是与 信号同步的。 4、在CP 脉冲和输入信号作用下，JK 触发器能够具有 、 、 、和 的逻辑功能。 5、对于JK 触发器，当CP 脉冲有效期间，若J=K=0时，触发器状态 ；若K J =时，触发器 或 ；若J=K=1时，触发器状态 。 6、与主从触发器相比， 触发器的抗干扰能力较强。 7、对于JK 触发器，若J=K ，则可完成 触发器的逻辑功能。 8、对于JK 触发器，若K J =，则可完成 触发器的逻辑功能。 二、判断题 1、触发器有两个稳定状态，一个是现态，一个是次态。（ ） 2、触发器有两个稳定状态，在外界输入信号的作用下，可以从一个稳定状态转变为另一个稳定状态。（ ） 4、同步D 触发器的Q 端和D 端的状态在任何时刻都是相同的。（ ） 5、同一逻辑功能的触发器，其电路结构一定相同。（ ） 6、仅具有反正功能的触发器是T 触发器。（ ） 三、选择题 1、对于触发器和组合逻辑电路，以下（ ）的说法是正确的。 A 、两者都有记忆能力 B 、两者都无记忆能力 C 、只有组合逻辑电路有记忆能力 D 、只有触发器有记忆能力 2、对于JK 触发器，输入J=0、K=1，CP 脉冲作用后，触发器的1+n Q 应为（ ）。 A 、0 B 、1 C 、可能是0，也可能是1 D 、与n Q 有关 3、JK 触发器在CP 脉冲作用下，若使n n Q Q =+1，则输入信号应为（ ）。
触发器实验报告
触发器实验报告 集团标准化工作小组 #Q8QGGQT-GX8G08Q8-GNQGJ8-MHHGN#
实验报告 课程名称：数字电子技术基础实验 指导老师： 周箭 成绩：__________________ 实验名称：集成触发器应用 实验类型： 同组学生姓名：__邓江毅_____ 一、实验目的和要求（必填） 二、实验内容和原 理（必填） 三、主要仪器设备（必填） 四、操作方法和实 验步骤 五、实验数据记录和处理 六、实验结果与分 析（必填） 七、讨论、心得 实验内容和原理 1、D →J-K 的转换实验 设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1+n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：n n Q Q J =D K +。 实验结果： J K Qn-1 Qn 功能 0 0 0 0 保持 1 1 0 1 0 0 置0 1 0 1 1 0 1 翻转 1 0 1 0 1 置1 1 1 实验截图： 专业：电卓1501 姓名：卢倚平 学号： 日期：地点：东三404
（上：Qn ，下：CP ，J 为高电平时） 2、D 触发器转换为T ’触发器实验 设计过程：D 触发器和T ’触发器的次态方程如下： D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n 若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。 实验截图： (上：Qn ，下：!Qn ）CP 为1024Hz 的脉冲。 3、J-K →D 的转换实验。 ①设计过程： J-K 触发器：n n 1+n Q Q J =Q K ， D 触发器：Qn+1=D 若将J-K 触发器转换为D 触发器，则二者的次态方程须相等，因此有：J=D ，K=!D 。 实验截图：
触发器和时序逻辑电路测试题
触发器和时序逻辑电路测试题 （十二章，十三章） 一、填空题 1、存放N为二进制数码需要_______个触发器。 2、一个四位二进制减法计数器状态为_______时，在输入一个计数脉冲，计数状 态为1111，然后向高位发_____信号。 3、时序逻辑电路在结构方面的特点是;由具有____逻辑门电路和具有______的 触发器两部分组成。 4、十进制计数器最少要用______个触发器。 5、用N个触发器可以构成存放_______位二进制代码寄存器。 6、在数字电路系统中，按逻辑功能和电路特点，各种数字集成电路可分位 ________逻辑电路和_________逻辑电路两大类。 7、8421BCD码位1001，它代表的十进制是_________。 8、8421BCD码的二一进制计数器当前计数状态是1000，再输入三个计数脉冲， 计数状态位________。 9、数码寄存器主要由______和______组成，起功能是用来暂存_______数码。 10、同步计数器各个触发器的状态转换，与________同步，具有______特点。 11、寄存器在断电后，锁存的数码_______。 12、4个触发器构成8421BCD码计数器，共有______个无效状态，即跳过二 进制数码_________到______6个状态。 二、判断题、 1、移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。（） 2、移位寄存器即可并行输出也可串行输出。（） 3、右移寄存器存放的数码将从低位到高位，依次串行输入。（） 4、八位二进制能表示十进数的最大值是256. （） 5、表示一位十进制数至少需要二位二进制。（） 6、触发器实质上就是一种功能最简单的时序逻辑电路，是时序逻辑存储记忆的基础。（） 7、数码寄存器存放的数码可以并行输入也可以串行输入。（） 8、显示器属于时序逻辑电路类型。（） 9、计数器、寄存器和加法器都属于时序逻辑电路。（） 10、时序逻辑电路具有记忆功能。（） 11、用4个触发器可构成4位二进制计数器。（）
D触发器及其应用实验报告
实验五D触发器及其应用 实验人员：班号：学号： 一、实验目的 1、熟悉D触发器的逻辑功能； 2、掌握用D触发器构成分频器的方法； 3、掌握简单时序逻辑电路的设计 二、实验设备 74LS00 ，74LS74，数字电路实验箱，数字双踪示波器，函数信号发生器 三、实验内容 1、用74LS74（1片）构成二分频器、四分频器，并用示波器观察波形； 74LS74是双D触发器（上升沿触发的边沿D触发器），其管脚图如下： 其功能表如下： ○1构成二分频器：用一片74LS74即可构成二分频器。实验电路图如下：
○2构成四分频器：需要用到两片74LS74。实验电路图如下： 2、实现如图所示时序脉冲（用74LS74和74LS00各1片来实现） 将欲实现功能列出真值表如下：
Q 1n+1=Q 0n =D 1 Q 0n+1=Q 1n ????=D 0 F ′=Q 1n Q 0n ???? F =F ′?CP 连接电路图如下： 四、实验结果 1、用74LS74（1片）构成二分频器、四分频器。示波器显示波形如下： ○ 1二分频器： ○ 2四分频器：
2、实现时序脉冲。示波器显示波形如下： 五、故障排除 在做“用74LS74（1片）构成二分频器、四分频器”时，连接上示波器后，发现通道二总显示的是类似于电容放电的波形，但表现出了二分频。反复排查问题均没有发现原因。最后换了一根连接示波器的线，便得到了理想的结果。 在示波器使用时想要用U盘保存电路波形，不会操作。后来在询问了同学之后才知道只需要按“print”就好。 六、心得体会 通过此次实验，我更深入地领悟了触发器的原理和用法，还复习了示波器的用法，还学会了如何保存示波器波形。