实验报告---流水线cpu(处理器)的实现
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本科实验报告实验名称:流水线机制CPU的实现
一、实验内容和原理
实验内容:
1、分析ARM指令集,明确指令功能、指令在CPU中执行各阶段中的行
为;
2、设计ARM处理器的数据通路和控制通路,画出指令描述表和指令的
状态转换图;
3、利用Vivado软件,用Verilog硬件描述语言描述处理器中的各个分部
件,每个分部件通过功能仿真;
4、利用Vivado软件,用Verilog硬件描述语言实现分部件的互连,即实
现数据通路和控制通路;
5、编写测试用的汇编指令,并将汇编指令转换为二进制的指令编码,并
且加载到处理器中的指令存储器中。
6、将ARM处理器编程下载至FPGA实验板,运行测试程序,并通过开
发板上的led或数码管显示执行结果。
二、实验步骤与实验结果
写出实验操作的总体思路、操作规范和主要注意事项;按顺序记录实验中每一个环节和实验现象。画出必要的实验装置结构示意图,并配以相应文字说明;
(一)说明你所实现的ARM处理器是多周期还是流水线CPU;一共实现了多少条指令?测试通过了多少条指令?
我实现的处理器是流水线的,一共实现了10条指令,测试通过了10条指令。
(二)描述你的设计思路,如果你实现了多周期和流水线CPU,请分别描述多周期CPU设计思路:
流水线处理器设计思路:
由于将多周期的阶段分成五级流水,无法设置统一的控制信号,而是让每一级流水段根据自己输入的指令产生控制信号,即将各个控制信号分属到两级流水之间的寄存器当中。本想设计一个移位寄存器来将指令分别送入各级寄存器,但是
发现不是特别有必要这样做,因为可以将指令一级一级传递下去可以实现同样的
功能。总共分五级流水,取指,译码,执行,存储,写回。如果指令之间出现相
关则设置空指令,如果遇到空指令则所有控制信号为0,不产生任何有影响的操作。
(三)对于实现的多周期处理器,为你所实现的指令画出指令描述表,和指
令的状态转换图,一类指令可以画一个表或一个状态转换图
助记符功能操作描述
LDR 加载字RF[rd] = Mem[Addr]
STR 存储字Mem[Addr] = RF[rd]
ADD 加RF[rd] = RF[rn]+Src2
SUB 减RF[rd] = RF[rn]-Src2
AND 与RF[rd] = RF[rn]&Src2
ORR 或RF[rd] = RF[rn]|Src2
EOR 异或RF[rd] = RF[rn]^Src2
MOV 移动RF[rd] = Src2
CMP 比较Set flags based on
RF[rn] - Src2
B 转移P
C = PC + 4 + BranchAddr
(四)画出你设计的处理器(多周期和流水线)的数据通路和控制通路的合
成图,要求为viso图或其他可再次修改的图,不能仅用无法修改的图片
NPC
NPCout
NPCop
PC
IMM32ALU A B
PC
Instruction Memory
addr
Ins
Register FIles Ra Rb Rw
W
A
B CPSR
M U X
Ext
Data Memory addr W
D
M U X
PCwr=1
Imen=1
Ins[32]
Ins[32]Ins[32]
EXTop
NPCop
Imm32
Rn:Ins[19:16]Rm:Ins[3:0]Rd Rd:Ins[15:12]
Rd ALUSrc
ALUop
Rd
ALUout
S:Ins[20]
RegDst
DMwr
DMout
RFwr
流水线数据通路(viso 图双击用viso 打开)
(一) 如果你设计的是流水线CPU ,描述你的设计思路,实现方法,和多周
期实现时的异同。
流水线实现的时候与多周期的相同之处在于各级部件均相同,控制信号也相似,不同之处在于多周期是状态机转换,控制信号统一生成,而流水线是分段处理,流水作业,各级流水线寄存器产生控制该级流水的控制信号。将一个指令分成5个相同阶段执行,可以提高并行性,充分利用硬件资源。 (二) 你的验证程序,汇编形式,带注释
指令 功能描述 结果 E3A01001 MOV RF[1], 1 RF[1] = 1 E3A02001 MOV RF[2], 1 RF[2] = 1 E3A06002 MOV RF[6], 2 RF[6] = 2 E3A07005 MOV RF[7], 5 RF[7] = 5 E1560007 CMP RF[6], RF[7]
Z=(RF[6]==RF[7]?)1:0 08000003 B, 3
Z==1,跳至E5801000 E0811002 RF[1] = RF[1]+RF[2] RF[1] = RF[1]+RF[2] E0412002
RF[2] = RF[1]-RF[2]
RF[2] = RF[1]-RF[2]
E2866001 RF[6] = RF[6]+1 RF[6] = RF[6]+1 E8FFFFF9 B, -7 跳至E1560007执行E5801000 MEM[0] = RF[1] MEM[0] = RF[1]
(七)你的实验结果
见实验结果分析。
三、实验结果分析
说明分析方法(逻辑分析、系统科学分析、模糊数学分析或统计分析的方法等),对原始数据进行分析和处理,写出明确的实验结果,并说明其可靠程度;
我将斐波那契数列计算到了5,结果应该显示1,2,3,5.最终结果为5
八、问题与建议
对实验过程中出现的问题进行描述、分析,提出解决思路和方法,无法解决的,要说明原因;记录实验心得体会,提出建议。
流水线实现起来较多周期要容易一些,也可能是已经对软件操作比较熟练,差错的能力也提高了,所以将多周期改造成流水线的时候没花太多功夫,主要就是将控制信号分属到各个寄存器当中去,并对RF单独开一个读口给Rd字段,因
为要在一拍读出三个寄存器的值较为困难。还将RF的读功能取消时钟上升沿触发而是改成只要地址改变就读,这样可以节省在两个流水段之间的时钟周期数为1,取消ALUout寄存器以及CPSR,而将其结果直接输入下一个流水段之间的寄存器,目的同样是为了减少两个流水段之间的时钟周期为1。但是要保留PC的寄存器功能。
四、实验总结
本次实验我学会了使用V erilog硬件描述语言,通过软件设计的形式来设计硬件电路。V erilog语言不难学,类似于C语言,可以类比学习。数据通路以及CPU 的设计都是数字电路基础以及计算机原理知识的综合运用。本次实验提升了我综合运用所学知识,分析,设计电路的能力,我体会到了计算机从业人员工作的不易和自己能力的薄弱。
本次实验提升了我综合运用知识的能力和动手能力,但是不求甚解的态度让我不能更深入地体会学习的乐趣,没有追求实验的进阶项目。在今后的学习当中我应当更加刻苦,知其然知其所以然,刨根问底。