EDA 课件ch02 EDA设计流程及其工具(打印)

《EDA技术及应用》

第2章

EDA设计流程及其工具

2.1 设计流程

应用于FPGA/CPLD的EDA开发流程

1、设计输入

?图形输入

–状态图输入

–波形图输入

–原理图输入：在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。

?设计者不需要增加新的相关知识。?设计过程形象直观。

?易于控制逻辑资源的耗用。

?兼容性差，难以交换和管理。

?电路功能原理的易读性下降，错误排查困难，整体调整和结构升级困难。

?电路模块的移植和再利用十分困难。

?难以实现用户所希望的面积、速度以及不同风格的综合优化。

?无法实现真正意义上的自顶向下的设计方案。

1、设计输入

?HDL文本输入

这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言（如HDL）的电路设计文本，如VHDL 或Verilog的源程序，进行编辑输入。

2、综合

综合(Synthesize)是指将HDL语言、原理图等设计输入翻译成由与、或、非门、RAM、触发器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求（约束条件）优化所生成的逻辑连接，输出edf和edn等标准格式的网表文件，供FPGA/CPLD厂家的

布局布线器进行实现。

3、适配

综合结果的本质是一些由与、或、非门，触发器，RAM 等基本逻辑单元组成的逻辑网表，它与芯片实际的配置情况还有较大差距。此时应该使用FPGA／CPLD厂商提供的软件工具，根据所选芯片的型号，将综合输出的逻辑网表配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、JAM格式的文件。

在适配过程中主要的过程是布局布线（PAR，Place And Route）。

4、仿真

仿真就是让计算机根据一定的算法和一定的仿真库对EDA设计进行模拟，以验证设计，排除错误。

?功能仿真

?综合后仿真

?时序仿真

功能仿真

是直接对VHDL、原理图描述或者其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及任何具体器件的硬件特性。

功能仿真有时也被称为前仿真。

综合后仿真

综合完成后需要检查综合结果是否与原设计一致，做综合后仿真。

在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。

综合后仿真虽然比功能仿真精确—些，但是只能估计门延时，不能估计线延时。

时序仿真

将布局布线的时延信息反标注到设计网表中，所进行的仿真就叫时序仿真或布局布线后仿真，简称后仿真。

布局布线之后生成的仿真时延文件包含的时延细心最全，不仅包含门延时，还包含实际布线延时，所以布线后仿真最准确，能较好的反映芯片的实际工作情况。

5、编程下载

把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证。

通常，将对CPLD的下载成为编程（Program），对FPGA中SRAM进行直接下载的方式成为配置（Configure）。

6、硬件测试

最后是将含有载入了设计的FPGA或CPLD 的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，进行设计。

2.2 ASIC及其设计流程ASIC(Application Specific Integrated Circuits，专用集成电路)

ASIC分类

ASIC实现方法ASIC设计方法

门阵列（Gate Array）法又称为母片（Master Slice）法。

优点：工艺少，模式规范，设计自动化程度高，设计周期短，造价低，且适合于小批量的ASIC设计。

缺点：芯片面积利用率低，灵活性差，对设计限制的过多。

标准单元（Standard Cell）法

?优点

–更加灵活的布图方式。

–标准单元预先存在单元库中，极大的提高设计效率。

–可使设计者更多的从设计项目的高层次关注电路的优化和性能问题。–标准单元设计模式自动化程度高，设计周期短，设计效率高，十分适合利用功能强大的EDA工具进行ASIC设计。

?不足

–当工艺更新之后，标准单元库要随之更新，这是一项十分繁重的工作。

共存的缺点

门阵列法和标准单元法设计ASIC共存的缺点是无法避免冗杂繁复的IC制造后向流程，而且与IC设计工艺紧密相关，最终的设计也需要集成电路制造厂家来完成，一旦设计有误，将导致巨大的损失。另外还有设计周期长、基础投入大、更新换代难等方面的缺陷。

可编程逻辑器件法

可编程逻辑器件设计ASIC（或称可编程ASIC），设计效率大为提高，上市时间大为缩短。当然，这种可编程逻辑器件直接实现的所谓ASIC的性能、速度和单位成本相对于全定制或标准单元法设计的ASIC都不具备竞争性。