半导体技术ch20 引言

半导体集成电路考试题目与参考答案

第一部分考试试题 第0章绪论 1.什么叫半导体集成电路？ 2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3.按照器件类型分，半导体集成电路分为哪几类？ 4.按电路功能或信号类型分，半导体集成电路分为哪几类？ 5.什么是特征尺寸？它对集成电路工艺有何影响？ 6.名词解释：集成度、wafer size、die size、摩尔定律？ 第1章集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用？ 2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4.简述硅栅p阱CMOS的光刻步骤？ 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。 7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。 第2章集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2.什么是集成双极晶体管的无源寄生效应？ 3. 什么是MOS晶体管的有源寄生效应？ 4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法？ 6.如何解决MOS器件的场区寄生MOSFET效应？ 7. 如何解决MOS器件中的寄生双极晶体管效应？ 第3章集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？ 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。 第4章TTL电路 1.名词解释

半导体集成电路习题及答案

第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r 2.2 所示。 提示：先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式： b a a b WL T r c -? = /ln 1ρ ， 2 1 2?? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意：在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能 的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。给出设计条件如下： 答： 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图 ①先画发射区引线孔； ②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；

⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周； ⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作 的图进行修正，直至满足V V OL 4.0≤的条件。（CS C OL r I V V 00 ES += 及己知 V V C 05.00ES =） 第3章 集成电路中的无源元件 复 习 思 考 题 3.3 设计一个4k Ω的基区扩散电阻及其版图。 试求： (1) 可取的电阻最小线宽min R W =?你取多少? 答：12μm (2) 粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头? 答：一个弯头 第4章 晶体管 (TTL)电路 复 习 思 考 题 4.4 某个TTL 与非门的输出低电平测试结果为 OL V =1V 。试问这个器件合格吗?上 机使用时有什么问题? 答：不合格。 4.5 试分析图题4.5所示STTL 电路在导通态和截止态时各节点的电压和电流，假定各管的 β=20, BEF V 和一般NPN 管相同， BCF V =0.55V , CES V =0.4～0.5V , 1 CES V =0.1～0.2V 。 答：（1）导通态（输出为低电平） V V B 1.21= ， V V B 55.12= ，V V B 2.13= ，V V B 5.04= ，V V B 8.05= ，

半导体集成电路制造PIE常识

Question Answer & PIE

PIE 1. 何谓PIE? PIE的主要工作是什幺? 答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。 2. 200mm，300mm Wafer 代表何意义? 答：8吋硅片(wafer)直径为200mm , 直径为300mm硅片即12吋. 3. 目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采用多少mm的wafer工艺？ 答：当前1~3厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺。未来北京厂工艺wafer将使用300mm(12英寸)。 4. 我们为何需要300mm? 答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低200→300 面积增加2.25倍,芯片数目约增加2.5倍 5. 所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？ 答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。 6. 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？ 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。 7. 一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓N, P-type wafer? 答：N-type wafer 是指掺杂negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂positive 元素(3价电荷元素, 例如：B、In)的硅片。 200mm300mm 8〞12〞

半导体集成电路课程教案

半导体集成电路课程教案 西安理工大学教案(首页) 学院(部):自动化学院系(所):电子工程系 1 课程代码 04110680 总学时:64 学时课程名称半导体集成电路学分 4 讲课:64 学时 上机: 0 学时必修课( ? ) 校级任选课( ) 课程类别实验:0 学时院级任选课( ) 学位课( ? ) 授课专业电子科学与技术授课班级电子、微电 任课教师高勇余宁梅杨媛乔世杰职称教授/副教授通过本课程的教学～要求学生全面掌握各种集成电路包括双极集成电路、MOS集成电路和Bi-CMOS电路的制造工艺～集成电路中元器件的结构、特性及各种寄生效应,学会分析双极IC、数字CMOS集成电路中的倒相器的电路特性～掌握一定的手算分析能力～熟悉版图,掌握静态逻辑、传输门教学目的逻辑及动态逻辑电路的工作原理及特点,了解触发器电路及存储器电路,和要求掌握模拟电路的基本子电路(如电流源～基准源等)的工作原理和特性～掌握基本运算放大器的性能分析和设计方法,掌握AD/DA电路的类型及工作原理～基本了解AD/DA变换器的设计方法。为后继专业课的学习、将来在集成电路领域从事科研和技术工作奠定良好的理论基础。教学的重点是帮助学生在电子技术的基础上建立半导体集成电路的概念。重点讲述集成电路的寄生效应、典型的TTL单元电路以及MOS集成电路的基本逻辑单元和逻辑功能部件，尤其是CMOS集成电路(由于现在的教学重集成电路主流工艺为CMOS集成电路)。难点在于掌握集成电路中的各种点、难点寄生效应，另外，集成电路的发展很快，很多最新发展状态在书本上找不到现成的东西，比如随着集成电路特征尺寸的减小带来

的一些其他二级效应，以及各种不同的新型电路结构各自的特点和原理分析计算。 (1)朱正涌，半导体集成电路，清华大学出版社社 (2)张延庆，半导体集成电路，上海科学技术出版社 (3)Jan M.Rabaey, Anantha Chandrakasan, etc. Digital Integrated Circuits数字集成电路设计透视(影印版.第二版)，清华大学出版社(译本:周润德译电子工业出版社) (4)蒋安平等译，数字集成电路分析与设计,深亚微米工艺，电子工业出版社 教材和参(5)王志功等译，CMOS数字集成电路-分析与设计(第三版)，电子工业出考书版社(原书名:CMOS Digital Integrated Circuits:Analysis and Design, Third Edition，作者:Sung-Mo Kang, Yusuf Leblebici[美]，McGraw-Hill出版社) (6)陈贵灿等译, 模拟CMOS集成电路设计, 西安交通大学出版社(原书 2 名:Design of Analog CMOS Integrated Circuits，作者:毕查德.拉扎维[美]，McGraw-Hill出版社) 西安理工大学教案(章节备课) 学时:2学时章节第0章绪论 通过本章内容学习～帮助学生建立半导体集成电路的概念～使学生了解并教学目的掌握集成电路的发展历史、现状和未来。明确本课程教学内容及教学目标～和要求提出课程要求。要求学生通过本章学习～能够明确学习目标。 重点:集成电路的概念～集成电路的发展规律～集成电路涵盖的知识点重点及集成电路的分类。难点难点: 集成电路的宏观发展与微观发展的关联。 教学内容: 1 集成电路 1.1 集成电路定义

半导体制造技术

Semiconductor Manufacturing Technology 半导体制造技术 Instructor’s Manual Michael Quirk Julian Serda Copyright Prentice Hall

Table of Contents 目录 Overview I. Chapter 1. Semiconductor industry overview 2. Semiconductor materials 3. Device technologies—IC families 4. Silicon and wafer preparation 5. Chemicals in the industry 6. Contamination control 7. Process metrology 8. Process gas controls 9. IC fabrication overview 10. Oxidation 11. Deposition 12. Metallization 13. Photoresist 14. Exposure 15. Develop 16. Etch 17. Ion implant 18. Polish 19. Test 20. Assembly and packaging II. Answers to End-of-Chapter Review Questions III. Test Bank (supplied on diskette) IV. Chapter illustrations, tables, bulleted lists and major topics (supplied on CD-ROM) Notes to Instructors: 1)The chapter overview provides a concise summary of the main topics in each chapter. 2)The correct answer for each test bank question is highlighted in bold. Test bank questions are based on the end-of-chapter questions. If a student studies the end-of-chapter questions (which are linked to the italicized words in each chapter), then they will be successful on the test bank questions. 2

半导体制造技术题库答案

1.分别简述RVD和GILD的原理，它们的优缺点及应用方向。 快速气相掺杂(RVD, Rapid Vapor-phase Doping) 利用快速热处理过程(RTP)将处在掺杂剂气氛中的硅片快速均匀地加热至所需要的温度，同时掺杂剂发生反应产生杂质原子，杂质原子直接从气态转变为被硅表面吸附的固态，然后进行固相扩散，完成掺杂目的。 同普通扩散炉中的掺杂不同，快速气相掺杂在硅片表面上并未形成含有杂质的玻璃层；同离子注入相比(特别是在浅结的应用上)，RVD技术的潜在优势是：它并不受注入所带来的一些效应的影响；对于选择扩散来说，采用快速气相掺杂工艺仍需要掩膜。另外，快速气相掺杂仍然要在较高的温度下完成。杂质分布是非理想的指数形式，类似固态扩散，其峰值处于表面处。 气体浸没激光掺杂(GILD: Gas Immersion Laser Doping) 用准分子激光器(308nm) 产生高能量密度(0.5—2.0J/cm2)的短脉冲(20-100ns)激光，照射处于气态源中的硅表面；硅表面因吸收能量而变为液体层；同时气态掺杂源由于热解或光解作用产生杂质原子；通过液相扩散，杂质原子进入这个很薄的液体层，溶解在液体层中的杂质扩散速度比在固体中高八个数量级以上，因而杂质快速并均匀地扩散到整个熔化层中。 当激光照射停止后，已经掺有杂质的液体层通过固相外延转变为固态结晶体。由液体变为固态结晶体的速度非常快。在结晶的同时，杂质也进入激活的晶格位置，不需要近一步退火过程，而且掺杂只发生在表面的一薄层内。 由于硅表面受高能激光照射的时间很短，而且能量又几乎都被表面吸收，硅体内仍处于低温状态，不会发生扩散现象，体内的杂质分布没有受到任何扰动。 硅表面溶化层的深度由激光束的能量和脉冲时间所决定。因此，可根据需要控制激光能量密度和脉冲时间达到控制掺杂深度的目的。 2.集成电路制造中有哪几种常见的扩散工艺？各有什么优缺点？ 扩散工艺分类：按原始杂质源在室温下的相态分类，可分为固态源扩散，液态源扩散和气态源扩散。 固态源扩散 (1). 开管扩散优点：开管扩散的重复性和稳定性都很好。 (2). 箱法扩散优点；箱法扩散的硅表面浓度基本由扩散温度下杂质在硅中的固溶度决 定，均匀性较好。 (3). 涂源法扩散缺点：这种扩散方法的表面浓度很难控制，而且又不均匀。 (4). 杂质源也可以采用化学气相淀积法淀积，这种方法的均匀性、重复性都很好，还可以把 片子排列很密，从而提高生产效率，其缺点是多了一道工序。 液态源扩散液态源扩散优点：系统简单，操作方便，成本低，效率高，重复性和均匀性都很好。扩散过程中应准确控制炉温、扩散时间、气体流量和源温等。源瓶的密封性要好，扩散系统不能漏气。 气态源扩散气态杂质源多为杂质的氢化物或者卤化物，这些气体的毒性很大，且易燃易爆，操作上要十分小心。 快速气相掺杂(RVD) 气体浸没激光掺杂(GILD)

半导体集成电路制造PIE常识讲解

Question & PIE Answer

PIE 1. 何谓PIE? PIE 的主要工作是什幺? 答：Process Integration Engineer（工艺整合工程师）, 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。 2. 200mm，300mm Wafer 代表何意义? 答：8吋硅片（wafer）直径为200mm , 直径为300mm硅片即12吋. 目前中芯国际现有的三个工厂采用多少mm的硅片（wafer）工艺？未来北京3.的Fab4（四厂）采用多少mm的wafer 工艺？ 答：当前1~3 厂为200mm（8 英寸）的wafer, 工艺水平已达0.13um 工艺。 未来北京厂工艺wafer 将使用300mm（12 英寸）。 4. 我们为何需要300mm? 答：wafer size 变大，单一wafer 上的芯片数（chip）变多，单位成本降低200→300 面积增加2.25倍,芯片数目约增加2.5 倍 5. 所谓的0.13 um 的工艺能力（technology）代表的是什幺意义？答：是指工厂的工艺能力可以达到0.13 um 的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？ 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。 一般的硅片（wafer）基材（substrate）可区分为N,P 两种类型（type）,何谓N, P-type wafer? 答：N-type wafer 是指掺杂negative 元素（5 价电荷元素，例如：P、As）的硅片, P-type 的wafer 是指掺杂positive 元素（3 价电荷元素, 例如：B、 In）的硅片。 8. 工厂中硅片（wafer）的制造过程可分哪几个工艺过程（module）？答：主要有四个部分：DIFF （扩散）、TF（薄膜）、PHOTO （光刻）、ETCH （刻蚀）。其中

半导体制造技术必看考点

1、问答题说明影响氧化速率的因素。 2、问答题个投影曝光系统采用ArF光源，数值孔径为0.6，设 k1=0.6，n=0.5，计算其理论分辨率和焦深。 3、填空题研究细胞结构和功能异常与疾病关系的细胞生物学分支称为（）。 4、问答题什么是扩散效应？什么是自掺杂效应？这两个效应使得衬底/外延界面杂质分布有怎样的变化？

5、问答题说明SiO2的结构和性质，并简述结晶型SiO2和无定形SiO2的区别。 6、问答题典型的光刻工艺主要有哪几步？简述各步骤的作用。 7、问答题什么是溅射产额，其影响因素有哪些？简述这些因素对溅射产额产生的影响。 8、问答题分别简述RVD和GILD的原理，它们的优缺点及应用方向。

9、问答题简述常规热氧化办法制备SiO2介质薄膜的动力学过程，并说明在什么情况下氧化过程由反应控制或扩散控制。 10、问答题 下图为一个典型的离子注入系统。（1）给出1~6数字标识部分的名称，简述其作用。（2）阐述部件2的工作原理。 11、问答题 采用CF4作为气体源对SiO2进行刻蚀，在进气中分别加入O2或H2对刻蚀速率有什么影响？随着O2或H2进气量的增加，对Si和SiO2刻蚀选择性怎样变化？为什么？

12、问答题离子在靶内运动时，损失能量可分核阻滞和电子阻滞，解释什么是核阻滞、电子阻滞？两种阻滞本领与注入离子能量具有何关系？ 13、问答题 下图是硅烷反应淀积多晶硅的过程，写出发生反应的方程式，并简述其中1～5各步的含义。 14、问答题MEMSSi加工工艺主要分为哪两类，它们最基本的区别是什么？ 15、问答题什么是光刻中常见的表面反射和驻波效应？如何解决？

半导体集成电路工艺复习

第一次作业： 1，集成时代以什么来划分？列出每个时代的时间段及大致的集成规模。答： 类别时间 数字集成电路 模拟集成电路MOS IC 双极IC SSI 1960s前期 MSI 1960s~1970s 100～500 30～100 LSI 1970s 500～2000 100～300 VLSI 1970s后期~1980s后期>2000 >300 ULSI 1980s后期~1990s后期 GSI 1990s后期~20世纪初 SoC 20世纪以后 2，什么是芯片的集成度？它最主要受什么因素的影响？ 答：集成度：单个芯片上集成的元件（管子）数。受芯片的关键尺寸的影响。 3，说明硅片与芯片的主要区别。 答：硅片是指由单晶生长，滚圆，切片及抛光等工序制成的硅圆薄片，是制造芯片的原料，用来提供加工芯片的基础材料；芯片是指在衬底上经多个工艺步骤加工出来的，最终具有永久可是图形并具有一定功能的单个集成电路硅片。 4，列出集成电路制造的五个主要步骤，并简要描述每一个步骤的主要功能。 答：晶圆(硅片)制备(Wafer Preparation)； 硅(芯）片制造(Wafer Fabrication)：在硅片上生产出永久刻蚀在硅片上的一整套集成电路。硅片测试/拣选(Die T est/Sort)：单个芯片的探测和电学测试，选择出可用的芯片。 装配与封装(Assembly and Packaging)：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 成品测试与分析（或终测）(Final T est)：对封装后的芯片进行测试，以确定是否满足电学和特性参数要求。 5，说明封装的主要作用。对封装的主要要求是什么。 答：封装的作用：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 主要要求：电气要求：引线应当具有低的电阻、电容和电感。机械特性和热特性：散热率应当越高越好;机械特性是指机械可靠性和长期可靠性。低成本：成本是必须要考虑的比较重要的因素之一。 6，什么是芯片的关键尺寸？这种尺寸为何重要？自半导体制造业开始以来，芯片的关键尺寸是如何变化的？他对芯片上其他特征尺寸的影响是什么？ 答：芯片上器件的物理尺寸被称为特征尺寸；芯片上的最小的特征尺寸被称为关键尺寸，且被作为定义制造工艺水平的标准。 为何重要：他代表了工艺上能加工的最小尺寸，决定了芯片上的其他特征尺寸，从而决定了芯片的面积和芯片的集成度，并对芯片的性能有决定性的影响，故被定义为制造工艺水平的标准。

半导体制造技术总结教学文案

第一章 2、列出20世纪上半叶对半导体产业发展做出贡献的4种不同产业。P2 答：真空管电子学、无线电通信、机械制表机及固体物理。 3、什么时间、什么地点、由谁发明了固体晶体管？P3 答：1947年12月16日在贝尔电话实验室由威廉·肖克利、约翰·巴丁和沃尔特·布拉顿发明了固体晶体管。5、列出5个集成时代，指出每个时代的时间段，并给出每个时代每个芯片上的元件数。P4 6、什么是硅片？什么是衬底？什么是芯片？ 答：芯片也称为管芯（单数和复数芯片或集成电路），硅圆片通常被称为衬底 8、列出集成电路制造的5个重要步骤，简要描述每个步骤。P4 10、列出提高微芯片制造技术相关的三个重要趋势，简要描述每个趋势。P8 11、什么是芯片的关键尺寸？这种尺寸为何重要？P9 13、什么是摩尔定律？它预测了什么？这个定律正确吗？P10 14、自1947年以来靠什么因素使芯片价格降低？给出这种变化的两个原因。 16、描述硅片技师和设备技师的职责。P16 第三章 11.解释pn结反偏时发生的情况。P45 答：导致通过二极管的电流很小，甚至没有电流。 12.解释pn结正偏时发生的情况。P45 答：将一正偏施加于pn结，电路中n区电子从偏压电源负极被排斥。多余的电子从负极注入到充满空穴的p区，使n区中留下电子的空穴。同时，p区的空穴从偏压电源正极被排斥。由偏压电源正极提供的空穴中和由偏压电源负极提供的电子。空穴和电子在结区复合以及克服势垒电压大大的减小了阻止电流的行为。只要偏压对二极管能维持一个固定的空穴和电子注入，电流就将持续的通过电路。 13.双极晶体管有多少个电极、结和类型？电极的名称分别是什么？类型名称分别是什么？P46 答：有三电极和两个pn结、两种类型。电极名称：发射极、基极、集电极。类型名称：pnp、npn. 16．BJT是什么类型的放大器器件？它是怎么根据能量要求影响它的应用的？P47 答：驱动电流的电流放大器件。发射极和集电极都是n型的重掺杂，比如砷或磷。基极是p型杂质硼的轻掺杂。基极载流子减少，基极吸引的电流将明显地比集电极吸引的电流小。这种差别说明了晶体管从输入到输出电流的增益。晶体管能线性地将小的输入信号放大几百倍来驱动输出器件。 18.双极技术有什么显著特征？双极技术的最大缺陷是什么？P48 答：高速、耐久性、功率控制能力。缺陷：功耗高。19.场效应晶体管（FET）有什么优点？P49 答：利于提高集成度和节省电能。 22.FET的最大优势是什么？P49 答：低电压和低功耗。 25.FET的两种基本类型是什么？他们之间的主要区别是什么？P50 答：结型（JFET）和金属-氧化物型（MOSFET）半导体。区别是：MOSFET作为场效应晶体管输入端的栅极由一层薄介质与晶体管的其他两极绝缘。JFET的栅极实际上同晶体管其他电极形成物理的pn结。 26.MOSFET有哪两种类型？它们怎么区分？P50 答：nMOS(n沟道)和pMOS（p沟道）。每种类型可由各自器件的多数载流子来区分。 第四章 1.列举得到半导体级硅的三个步骤。半导体级硅有多纯？P64 4.描述非晶材料。为什么这种硅不能用于硅片？P65 9.为什么要用单晶进行硅片制造？P67 14.什么是CZ单晶生长法？P68 22.为什么要用区熔法生长硅晶体？P71 23.描述区熔法。P71 25.给出更大直径硅片的三大好处。P72 26.什么是晶体缺陷？P73 37.在直径为200mm及以上硅片中切片是怎么进行的？P77 41.为什么要对硅片表面进行化学机械平坦化？P78 43.列举硅片的7种质量要求。P79 第五章 1.什么是物质的四种形态？试分别描述之。P87 6.描述三种温标，哪一种是科学工作中最常用的温标？P89 8.给出真空的定义。什么是最常用的真空单位，它是怎么定义的？P91 9.给出冷凝和蒸发的定义。吸收和吸附之间有什么不同？P91-92 11.给出升华和凝华的定义。P92 13.什么是表面张力？P93 14.给出材料的热膨胀系数P94。 20.什么是酸？列出在硅片厂中常用的三种酸。P95 21.什么是碱？列出在硅片厂中常用的三种碱。P96 23.什么是溶剂？列出在硅片厂中常用的三种溶剂。P97 24.描述在硅片厂中使用的去离子水的概念。P97 31.什么是处理特殊气体所面临的最大挑战？P99 38.描述三种特殊气体并分别举例。P101 第六章

半导体集成电路复习题及答案

第8章动态逻辑电路 填空题 对于一般的动态逻辑电路，逻辑部分由输出低电平的网组成，输出信号与电源之间插入了栅控制1、 极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的。 【答案：NMOS, PMOS, NOMS】 对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有跳变，对 PUN网只允许有跳变，2、 PDN与PDN相连或PUN与PUN相连时中间应接入。 【答案：】 解答题 从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。从而说明CMOS动态组合逻辑1、 电路的特点。 【答案：】 图A是CMOS静态逻辑电路。图B是CMOS动态逻辑电路。2电路完成的均是NAND的逻辑功能。图B的逻辑部分电路使用了2个MOS管，图A使用了4个MOS管，由此可以看出动态组合逻辑电路的规模为静态电路的一半。图B的逻辑功能部分全部使用NMOS管，图A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，说明动态组合逻辑电路的速度高于静态电路。 2、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。 【答案：】

该电路可以完成OUT=AB的与逻辑。与一般动态组合逻辑电路相比，它增加了一个MOS管M kp,这个MOS 管起到了电荷保持电路的作用，解决了一般动态组合逻辑电路存在的电荷泄漏的问题。 3、分析下列电路的工作原理，画出输出端OUT的波形。 【答案：】 答案：

4、结合下面电路，说明动态组合逻辑电路的工作原理。 【答案：】 动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻辑网与地之间插入的时钟信号NMOS组成。当时钟信号为低电平时，PMOS导通，OUT被拉置高电平。此时电路处于预充电阶段。 当时钟信号为低电平时，PMOS截至，电路与V DD的直接通路被切断。这时NOMS导通，当逻辑网处于特定逻辑时，电路输出OUT被接到地，输出低电平。否则，输出OUT仍保持原状态高电平不变。例如此电路， NMOS网构成逻辑网中A与C,或B与C同时导通时，可以构成输出OUT到地的通路，将输出置为低电平。 第7章传输门逻辑 填空题 写出传输门电路主要的三种类型和他们的缺点：（1），缺点：；（2），缺点：；（3），缺1、 点：。 【答案：NMOS传输门，不能正确传输高电平，PMOS传输门，不能正确传输低电平，CMOS传输门， 电路规模较大。】 2、传输门逻辑电路的振幅会由于减小，信号的也较复杂，在多段接续时，一般要插入。 【答案：阈值损失，传输延迟，反相器。】 3、一般的说，传输门逻辑电路适合逻辑的电路。比如常用的和。 【答案：异或，加法器，多路选择器】 解答题 1、分析下面传输门电路的逻辑功能，并说明方块标明的MOS管的作用。 【答案：】

-半导体-大规模集成电路工艺流程(精)

引言 随着半导体器件封装的小型化、片状化、薄型化和焊球阵列化，对半导体封装技术要求越来越高。由于封装材料复杂性的不断增加，半导体封装技术也越来越复杂，封装和工艺流程也越来越复杂。 1. （半导体）大规模集成电路封装工艺简介 所谓封装就是指安装半导体集成电路芯片用的外壳，通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件连接，它起着安装、固定、密封，保护芯片及增强电热性能等方面的作用。 1.1 以焊接技术为基础的互连工艺以焊接技术为基础的互连工艺普遍采用叠层型三维封装结构，即把多个裸芯片 （半导体）大规模集成电路工艺流程 张琦1 韩团军2 １．陕西理工学院机械工程学院；２．陕西理工学院电信系 或多芯片模块(MCM沿Z 轴层层叠装、互连，组成三维封装结构。叠层型三维封装的优点是工艺相对简单，成本相对较低，关键是解决各层间的垂直互连问题。根据集成功率模块的特殊性，主要利用焊接工艺将焊料凸点、金属柱等焊接在芯片的电极引出端，并与任一基板或芯片互连。目前的技术方案包括焊料凸点互连(SolderBall Interconnect和金属柱互连平行板结构(Metal Posts Interconnected Parallel PlateStructures--MPIPPS 等。

1.2以沉积金属膜为基础的互连工艺多采用埋置型三维封装结构，即在各类基板或介质中埋置裸芯片，顶层再贴装表贴元件及芯片来实现三维封装结构。其特点是蒸镀或溅射的金属膜不仅与芯片的电极相连，而且可以构成电路图形，并连至其他电路。其最大优点是能大大减少焊点，缩短引线间距，进而减小寄生参数。另外，这种互连工艺采用的埋置型三维封装结构能够增大芯片的有效散热面积，热量耗散可以沿模块的各个方向流动，有利于进一步提高集成模块的功率密度，以沉积金属膜为基础的互连工艺有薄膜覆盖技术和嵌入式封装等。 2. （半导体）大规模集成电路封装工艺流程 2.1 (半导体大规模集成电路封装前道工程 TAPE MOUNT →SAWING →DIE ATTACH →WIRE BOND T A P E M O U N T 工程是半导体ASSEMBLY 工程中的第一道工序，其目的在于将要加工的WAFER 固定，便于自动化加工。过程实质是用T AP E 从背面将WAFER 固定在RING 上。 现在所用的TAPE 成卷筒状，一面有黏性，通常使用的TAPE 为蓝色，具有弹性，呈半透明状。通常使用的TAPE 缺点 是随时间的增加黏性逐渐增大，一般在2～3天内加工完毕对产品没有影响。TAPE MOUNT 完成后要求在TAPE 与WAFER 间粘贴平整，如果背面存在气泡，在SAWING 时切割好的DIE 会脱离TAPE 翘起，将切割好的BLADE 损坏，同时也损坏了DIE 。因此T/M后应检查背面的粘合情况，如有少数气泡，可用指甲背面轻轻将气泡压平，若压不平，可用刀片将TAPE 划破一点，放出气泡中的空气，然后压平。气泡面积不能大于DIE 面积的1/4。 S A W I N G 工程是将W A F E R 上的CHIP 分离的过程，T/M完毕的WAFER 送至SAWING 工程，按照FAB 时形成的SCRIBE LINE 进行切割，将连在一起的CHIP 分开，形成每片IC 的核心。

半导体集成电路

1、什么是器件的亚阈值特性，对器件有什么影响？ 器件的亚阈值特性是指在分析MOSFET时，当Vgs影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。 2、MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？ 短沟道效应是指：当MOS晶体管的沟道长度变短到可以与源漏的耗尽层宽度相比拟时，发生短沟道效应，栅下耗尽区电荷不再完全受栅控制，其中有一部分受源、漏控制，产生耗尽区电荷共享，并且随着沟道长度的减小，受栅控制的耗尽区电荷不断减少的现象。 影响：由于受栅控制的耗尽区电荷不断减少，只需要较少的栅电荷就可以达到反型，使阈值电压降低；沟道变短使得器件很容易发生载流子速度饱和效应。 3、请以PMOS晶体管为例解释什么是衬偏效应，并解释其对PMOS晶体管阈值电 压和漏源电流的影响。 4、什么是沟道长度调制效应，对器件有什么影响？ 5、为什么MOS晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？ 6、简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？

7、什么是集成双极晶体管的无源寄生效应？ 8、什么是MOS晶体管的有源寄生效应？ 9、什么是MOS晶体管的闩锁效应，其对晶体管有什么影响？ 10、消除“latch-up”效应的方法？ 版图设计时：为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP管的寄生电阻胁，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数。 11、如何解决MOS器件的场区寄生MOSFET效应？ 12、如何解决MOS器件中的寄生双极晶体管效应？ 13、双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪 些？ 14、集成电路中常用的电容有哪些。 15、为什么基区薄层电阻需要修正。

[讲解]半导体制造技术作业

[讲解]半导体制造技术作业 1. 什么叫集成电路,写出集成电路发展的五个时代及晶体管的数量,(15分)集成电路:将多个电子元件集成在一块衬底上，完成一定的电路或系统功能。 集成电路芯片/元件数产业周期无集成 1 1960年前小规模(SSI) 2到50 20世纪60年代前期 中规模(MSI) 50到5000 20世纪60年代到70年代前期 大规模(LSI) 5000到10万 20世纪70年代前期到后期 超大规模(VLSI) 10万到100万 20世纪70年代后期到80年代后期 甚大规模(ULSI) 大于100万 20世纪90年代后期到现在 2. 写出IC 制造的,个步骤,(15分) Wafer preparation(硅片准备) Wafer fabrication (硅片制造) Wafer test/sort (硅片测试和拣选) Assembly and packaging (装配和封装) Final test(终测) 3. 写出半导体产业发展方向,什么是摩尔定律,(15分) 发展方向:提高芯片性能——提升速度(关键尺寸降低,集成度提高,研发采用新材料)，降低功耗。 提高芯片可靠性——严格控制污染。 降低成本——线宽降低、晶片直径增加。 摩尔定律指:IC 的集成度将每隔一年翻一番。 1975年被修改为: IC 的集成度将每隔一年半翻一番。

4. 什么是特征尺寸CD,(10分) 最小特征尺寸，称为关键尺寸(Critical Dimension，CD)CD常用于衡量工艺难易的标志。 5. 什么是More moore定律和More than Moore定律,(10分) “More Moore”指的是芯片特征尺寸的不断缩小。 从几何学角度指的是为了提高密度、性能和可靠性在晶圆水平和垂直方向上的特征尺寸的继 续缩小。 与此关联的3D结构改善等非几何学工艺技术和新材料的运用来影响晶圆的电性能。 “More Than Moore”指的是用各种方法给最终用户提供附加价值，不一定要缩小特征尺寸如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。 6. 名词解释:high-k; low-k; Fabless; Fablite; IDM; Foundry;Chipless(20分) high-k:高介电常数。 low-k:低介电常数。 IC 设计公司，只设计不生产。 Fabless: Fablite:轻晶片厂，有少量晶圆制造厂的IC公司。 IDM:集成器件制造商(IDM-Integrated Device Manufactory Co.)，从晶圆之设计、制造到以自有品牌行销全球皆一手包办。 Foundry:标准工艺加工厂或称专业代工厂商。 Chipless:既不生产也不设计芯片，而是设计IP内核，授权给半导体公司使用。 7. 例举出半导体产业的8种不同职业并简要描述. (15分) 1.硅片制造技师:负责操作硅片制造设备。一些设备维护以及工艺和设备的基本故障查询。

半导体制造技术复习总结

半导体制造技术复习总结 第一章半导体产业介绍 1、集成电路制造的不同阶段：硅片制备、硅片制造、硅片测试/拣选、装配与封装、终测； 2、硅片制造：清洗、成膜、光刻、刻蚀、掺杂； 3、半导体趋势：提高芯片性能、提高芯片可靠性、降低芯片价格； 4、摩尔定律：一个芯片上的晶体管数量大约每18个月翻一倍。 5、半导体趋势： ①提高芯片性能：a关键尺寸（CD）－等比例缩小（Scale down) b每块芯片上的元件数－更多 c 功耗－更小 ②提高芯片可靠性： a无颗粒净化间的使用 b控制化学试剂纯度 c分析制造工艺 d硅片检测和微芯片测试 e芯片制造商成立联盟以提高系统可靠性 ③降低芯片价格：a.50年下降1亿倍 b减少特征尺寸＋增加硅片直径 c半导体市场的大幅度增长（规模经济） 第二章半导体材料特性 6、最常见、最重要半导体材料－硅：a.硅的丰裕度 b.更高的熔化温度允许更宽的工艺容 限 c.更宽的工作温度范围 d.氧化硅的自然生成 7、GaAs的优点：a.比硅更高的电子迁移率; b.减少寄生电容和信号损耗; c.集成电路的速 度比硅制成的电路更快; d.材料电阻率更大，在GaAs衬底上制造的半导体器件之间很容易 实现隔离，不会产生电学性能的损失；e.比硅有更高的抗辐射性能。 GaAs的缺点： a.缺乏天然氧化物；b.材料的脆性； c.由于镓的相对匮乏和提纯工艺中的 能量消耗，GaAs的成本相当于硅的10倍； d.砷的剧毒性需要在设备、工艺和废物清除设 施中特别控制。 第三章器件技术 8、等比例缩小:所有尺寸和电压都必须在通过设计模型应用时统一缩小。 第四章硅和硅片制备 9、用来做芯片的高纯硅称为半导体级硅(semiconductor-grade silicon, SGS)或电子级硅 西门子工艺：1.用碳加热硅石来制备冶金级硅SiC(s)+SiO2(s) Si(l)+SIO(g)+CO(g) 2.将冶金级硅提纯以生成三氯硅烷Si(s)+3HCl(g) SiHCl3(g)+H2(g) 3.通过三氯硅烷和氢气反应来生成SGS SiHCl3(g)+H2(g) Si(s)+3HCl(g) 10、单晶硅生长：把多晶块转变成一个大单晶，并给予正确的定向和适量的N型或P型掺 杂，叫做晶体生长。 a.直拉法(Czochralski) 特点：工艺成熟，能较好地拉制低位错、大直径的硅单晶。 缺点：难以避免来自石英坩埚和加热装置的杂质污染。

半导体集成电路常见封装缩写(精)

半导体集成电路常见封装缩写解释 1. DIP(dual in-line PACkage) 双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。 DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。 引脚中心距2.54mm，引脚数从6 到64。封装宽度通常为15.2mm。有的把宽度为7.52mm 和10.16mm 的封装分别称为skinny DIP 和slim DIP(窄体型DIP)。但多数情况下并不加区分， 只简单地统称为DIP。另外，用低熔点玻璃密封的陶瓷DIP 也称为Cerdip(见C erdip)。 BGA是英文Ball Grid Array Package的缩写， 即球栅阵列封装。 SOP小型外引脚封装Small Outline Package ro0c[hi^ M 4srs?}J SSOP收缩型小外形封装Shrink Small Outline Package P-pBI%{p) 与SOP的区别：近似小外形封装,但宽度要比小外形封装更窄,可节省组装面积的新型封装。 2. DIP(dual tape carrier PACkage) 同上。日本电子机械工业会标准对DTCP 的命名(见DTCP)。 QTCP(quad tape carrier PACkage) 四侧引脚带载封装。TCP 封装之一，在绝缘带上形成引脚并从封装四个侧面引出。是利用TAB 技术的薄型封装(见TAB、TCP)。 COB(chip on board) 板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合

半导体制造技术基本概念

半导体制造技术基本概念 晶圆（Wafer） 晶圆（Wafer）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分解过程，制成棒状或粒状的「多晶硅」。一般晶圆制造厂，将多晶硅融解后，再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长，重76.6公斤的8吋硅晶棒，约需2天半时间长成。经研磨、拋光、切片后，即成半导体之原料晶圆片。 光学显影 光学显影是在光阻上经过曝光和显影的程序，把光罩上的图形转换到光阻下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率，更在IC 制程的进步上，扮演着最关键的角色。由于光学上的需要，此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。 干式蚀刻技术 在半导体的制程中，蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻（又称为电浆蚀刻）是目前最常用的蚀刻方式，其以气体作为主要的蚀刻媒介，并藉由电浆能量来驱动反应。电浆对蚀刻制程有物理性与化学性两方面的影响。首先，电浆会将蚀刻气体分子分解，产生能够快速蚀去材料的高活性分子。此外，电浆也会把这些化学成份离子化，使其带有电荷。晶圆系置于带负电的阴极之上，因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时，会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻，而后者也是干式蚀刻的重要角色。 基本上，随着所欲去除的材质与所使用的蚀刻化学物质之不同，蚀刻由下列两种模式单独或混会进行： 1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后，将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面，并透过抽气动作将其排出。 2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键，进而将晶圆表面材质分子一个个的打击或溅击（sputtering）出来。 化学气相沉积技术 化学气相沉积是制造微电子组件时，被用来沉积出某种薄膜(film)的技术，所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时，包含有被沉积材料之原子的气体，会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时，会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。 CVD制程产生的薄膜厚度从低于0.5微米到数微米都有，不过最重要的是其厚度都必须足够均匀。较为常见的CVD薄膜包括有： ■二气化硅（通常直接称为氧化层） ■氮化硅 ■多晶硅 ■耐火金属与这类金属之其硅化物 可作为半导体组件绝缘体的二氧化硅薄膜与电浆氮化物介电层（plasmas nitride dielectrics）是目前CVD技术最广泛的应用。这类薄膜材料可以在芯片内部构成三种主要的介质薄膜：