超高速数模混合集成电路中时钟分布电路的设计

超高速数模混合集成电路中时钟分布电路的设计

陈高鹏吴旦昱金智刘新宇

中国科学院微电子研究所北京 100029

摘要：本文介绍了采用ADS软件设计超高速数模混合集成电路中时钟分布电路的方法。利用ADS瞬态仿真完成电路的原理图仿真，并初步设计完成版图，然后利用Momentum对版图中的时钟分布电路进行电磁仿真、验证及优化，最后通过原理图和电磁联合仿真得到更加接近真实测试结果的仿真结果。本方法经10GHz 8-bit超高速DDS及8GHz Σ-Δ调制器电路验证切实有效。

关键词：ADS，超高速数模混合电路，时钟分布电路

一、 引言

随着大规模集成电路时钟频率的不断提升，尤其是超高速数模混合集成电路运行速度的持续提升，芯片内部时钟分布电路的信号完整性问题引起了越来越多的关注。当时钟频率超过GHz之后，芯片上述时钟分布路径的走线不能再按照集总参数电路的方法来处理，而应该考虑到其传输线效应，以及时钟分布电路相互之间以及其与其余片上关键信号路径之间的干扰，也就是信号完整性问题。如果设计不当，电路将无法在超高速时钟下正常工作，从而导致设计失败。

尽管集成电路设计工程师越来越充分认识到了超高速电路中信号完整性设计的重要性，但是由于缺乏行之有效的仿真设计手段，这个问题长期以来不能得到有效解决。Agilent公司的ADS软件，同时集成了原理图仿真、版图设计、电磁仿真工具，并且支持原理图和电磁联合仿真，从而为解决超高速集成电路中时钟分布电路问题提供了完整的解决方案。二、 原理图仿真

ADS的原理图仿真器中不仅集成了微波射频电路设计中常用到的S参数仿真、谐波平衡仿真、包络仿真等工具，也包含了适合用于设计数字和模拟电路的交流仿真、瞬态仿真等工具。超高速数模混合电路的设计，主要用到瞬态仿真器。

超高速数模混合电路中高速时钟分布电路的设计，在原理图仿真阶段，主要考虑的问题包括：时钟分布电路所要驱动的负载大小及数目，时钟驱动器链的深度等。如图1所示为典型的时钟分布电路。在超高速数模混合电路中，为了提高电路的抗干扰能力，往往采用全差分结构，如图中所示输入的差分时钟信号为CLK_P和CLK_N。通过时钟预驱动器Clk_Pre_buffer的缓冲放大之后，C1_P及C1_N输入到第二级时钟驱动器Clk_buffer。Clk_buffer的并联数目，与其所要驱动的负载大小及数目相关。假设时钟驱动负载大小都相同，如图所示，所需Clk_buffer驱动器的并联数目与其所驱动的负载数目成正比，以此保证所有负载都得到充分的驱动。

典型的时钟预驱动器及第二级时钟驱动器如图2所示。图中第二级时钟驱动器实际上由三级差分放大电路级联构成，即其时钟驱动链的深度为3。时钟驱动链的深度越大，其驱动能力将越强，但同时对时钟的延迟也越大，在原理图仿真中要根据具体负载大小来选择合适的时钟驱动链深度，保证在最小的延迟下得到充分的驱动能力。

三、 版图设计及时钟分布网络的电磁仿真

超高速时钟分布电路设计的重点在于其物理设计，也就是版图设计。当时钟速度高于一定的频率时，时钟分布电路的走线应该被作为传输线来处理，而不能按照集总参数元件来处理。通常认为，当时钟走线的长度L大于时钟上升沿有效长度的六分之一时，就应该被当做

传输线来处理，即当6r

T L D

≥

时，应该考虑时钟走线的传输线效应。其中，r T 为时钟的上升时间，D 为时钟走线的单位长度延迟。例如，在介电常数为12.8的GaAs HBT 工艺中，设计时钟频率为10GHz 的超高速电路，其上升时间为0.35

3510r T ps GHz

=

=，时钟走线的单位长

度延迟为812

3.010D fs m m s μ==×，所以当时钟走线长度35486612ps

L m fs m

μμ≥=×时，就应该考虑其传输线效应。

图1 时钟分布电路的负载大小及数目

图2 GaAs HBT 时钟预驱动器及第二级时钟驱动器

另外，在时钟分布电路的版图设计中，要遵循以下几个原则。时钟分布电路的走线宽度要根据负载阻抗大小来确定，使其特征阻抗与负载阻抗相匹配，以减小时钟信号的反射失真，可以利用ADS 中LineCalc 工具计算得到时钟走线特征阻抗与其线宽的关系。所有成对的差

分时钟信号走线都要保持尽可能相同的长度，以保证严格的差分匹配性能。同时，对于所有时序上处于同一水平的时钟驱动负载，时钟走线也要保持尽可能相同的长度。

在ADS版图工具中完成电路的版图设计之后，可以非常方便地将版图中的时钟分布网络提取出来，单独进行多端口的电磁仿真。在Momentum电磁仿真中，仿真频率设置应该包括从直流到尽可能高的频率，例如在10GHz时钟频率的电路设计中，将仿真频率设置为0~50GHz，这样仿真结果包含了时钟频率的5次谐波，可以对电路性能进行很高精度的刻画，并且可以将走线上的寄生直流电阻考虑在内。

四、 原理图和电磁联合仿真

图3 时钟分布电路的原理图和电磁联合仿真

Latch Latch Latch Latch Latch Latch

图4 时钟信号完整性的改善方法

对电路版图中时钟分布电路走线的电磁仿真，相当于得到一个多端口网络的模型。这个模型是对时钟走线的物理特征的完全刻画，可以有效表征其分布参数特性，非常接近实际工作情况。ADS的仿真环境，可以将这个模型与整个超高速数模混合电路的其余所有有源器件及无源器件进行原理图和电磁联合仿真，这就提供了一个完全的信号完整性分析手段。

如图3所示为时钟分布电路的原理图和电磁联合仿真示意图，通过联合仿真，可以得到更加精确的电路性能结果。时钟走线由于阻抗不匹配会存在比较严重的反射，将导致仿真结果会出现时钟信号失效的情况，电路在高速时钟下不能正常工作。通过在时钟走线上串联吸收电阻，以及在时钟走线末端添加阻容端接网络，可以有效改善时钟信号的完整性能，如图4所示为加入串联电阻和阻容端接网络前后的时钟信号波形图。

通过时钟分布电路的原理图和电磁联合仿真、验证和优化，可以有效发现和改善时钟信号的完整性问题，大大提升超高速数模混合电路设计的成功率。

五、 设计实例及测试结果

图5 10GHz 8-bit DDS及8GHz Σ-Δ调制器

基于上述方法，设计了基于GaAs HBT工艺的两款超高速数模混合电路，如图5所示，分别为10GHz 8-bit直接数字频率合成器（DDS）和8GHz Σ-Δ调制器。测试表明，两款超高速电路都可以在高速时钟频率下正常工作，并且测试结果与ADS仿真结果一致，充分证明了上述设计方法的有效性。

六、 总结

本文提出了基于ADS软件的超高速数模混合集成电路中时钟分布电路的设计方法，经实际超高速电路的测试验证该设计方法正确有效。

陈高鹏，中国科学院微电子研究所，chen.gaopeng@https://www.wendangku.net/doc/6810702100.html,。