电子科技大学数字EDA实验报告

数字EDA实验报告

指导老师：王振松老师

实验一熟悉Xilinx ISE软件并学会使用Schematic

和Simulation功能

实验目标

(1) 获得Xilinx ISE原理图编辑器和仿真经验。

(2) 实践使用Spartan3E FPGA 开发板。

实验设备

一台电脑，Xilinx ISE软件，Basys FPGA 开发板

实验描述

电脑已经装好Xilinx ISE软件，为本实验创建一个新工程来存放各个模块，你需要为每个模块画出原理图并运行仿真。

提示：（约束文件信息）该引脚图上的阳极是不正确的；正确的引脚应是：an3-p26，an2-p32，an1-p33，和an0-p34。

实验步骤

1. 打开Xilinx ISE 软件中的“Project Navigator”并单击File>New Project。

2. 输入“Project name”并选择“Project location”来存放你的工程。

3. 选择“Schematic”作为你的“Top-level source type”并单击下一步next。

4. 此时你的窗口应该跟下图EXACTLY 相似。

点击下一步next。

5. 点击“New Source,”选择“Schematic,”输入“File name,”点击下一步next，单击finish,完成。（如果到现在仍然没有创建文件夹，点击yes），单击完成finish，并点击下一步next

6. 你不需要添加任何文件，单击next，单击finish。

7. 你应该会看到如下窗口。(一些重要的内容包含在里面。)

8. 现在简要说明上面界面：

a. 这Sources and Processes窗口有很多标签，他们随着你的不同选择而改变。

b. Sources window 有一个下拉选项。你将用这个去切换implementation 或者simulation 模式。

c. 在控制窗口中的错误提示非常有用，它会提示程序在运行过程中出现的错误。根据这些提示你可以改正你的程序。

d. 右侧窗口显示打开的文件，比如：原理图和仿真器。你也能看到你打开的原理图文件。

9.点击“Symbols”按钮，在这个窗口中你可以看到很多可以选择使用的符号。

10.找到2输入的与门，类型为AND2，把它放置到你的原理图中。

11. 按照第十步骤添加一个2输入的与非门，或门和非门。提示：你能用ESC 键取消选择你不需要的原件。

12. 对顶层和底层输入进行端口连接布线。查找到工具条

选择第6的一个工具。

提示：当连线时必须保证你的端口与你要连接的线必须连接上，连接点是方块代才表示连上。如图

13.放置2个端口的缓冲器(IBUF) 。

14. 现在放置一个输出缓冲器(OBUF)并与(IBUF) 的输出端进行线与。

15. 根据第12步骤的工具条，选择第六个按钮图标，连接上IBUF的输入端和OBUF的输出端，命名如图。

16.这时保存你的原理图。你现在可以综合原理图仿真它。

提示：你不能在没有综合时运行仿真。

17. 在源窗口确保已经选择了你的原理图文件，在进程窗口你将看到新内容。

双击“Synthesize –XST”等到综合完成。如果你一切都正确，这前面的

图标将变成绿色圈，如果不正确将出现红色带图标。

18. 回到源窗口，右击并选择new source.

19. 选择“Test Bench Waveform,”输入文件名，并点击两次next，然后点击finish 完成。

20. 一个新窗口将出现。在这“Clock Information”部分选择“Multiple Clocks”并点击next。

21. 高亮所有的输入并点击next。

22. 添加的所有右侧的未分配的信号到左侧的已分配信号中。点击下一步。

23.选择并改变“Clock High Time”及“Clock Low Time”的值为50。点击next。

24. 在源窗口的顶部，从下拉菜单中选择“Behavioral Simulation”.

25. 你必须在你执行前保存你的波形，这样你将看到仿真波形出现在源窗口中。此时可以选择波形。

26.在进程窗口的显示选项中扩大“Xilinx ISE Simulator”并双击“Simulate Behavioral Model.”仿真窗口将打开。在仿真窗口中有很多其他选项。这些能够被忽略或者删除。

为你的FPGA 创建一个可以下载的UCF和BIT文件

UCF (Implementation Constraints File)应该FPGA 硬件的引脚和你的原理图中的引脚相匹配的。FPGA开发板上有7个开关和4个按钮能够作为输入，它的7个LED灯和4个7段数码管可以作为输出使用。

1.保证你是在“Implementation”模式下.

2.在源窗口中选择原理图。

3. 右击并选择“New Source”。

4. 选择“Implementation Constraints File.”给它命名并点击next，然后点击finish.。

5. 向你的原理图中添加UCF文件，放大原理图你将看到UCF文件，选上它。

6. 在进程窗口中，扩大“User Constraints”并双击“Edit Contraints Text.”

7. 在开发板上选择2输入(switches or buttons) 及4 个LED (LED是独立使用的)。

提示：每一个有一个…p?和一个编号数字，这些是引脚。开发板引脚分配可以参考你用的开发板数据手册。

8.在UCF 文件窗口中输入下面语法格式:

NET "name" LOC = "pXX";

提示：如果你复制粘贴，你必须把上面语法中的name换成你现在原理图中的引脚名，pXX中的XX是硬件开发板的引脚号。

9.保存好你编写好的UCF文件。

10. 选择原理图。

11. 在进程窗口查找到“Generate Programming File.”

12. 双击“Generate Programming File.”，如果你看到编译所有出现表示编译成功，如果你看到出现图标，你应该查看错误提示，如果不能解决问题，那么你应该选“Project>Cleanup Project Files”并重复各项步骤。

用Digilent ExPort软件下载产生好的.bit 文件到你的FPGA 开发板中Digilent ExPort软件使用方法：

运行Adept.，点击窗口菜单，看是否存在你开发板USB的驱动，如果你看到连接处显示No devices connected,，请检查你的开发板是不是已经连接好了usb 数据线，或者你的开发板是否正确连接。开发板连接没问题打开Adept软件后，请选择你的.bit文件并点击按钮Program。

等待程序下载成功后，你的开发板就在运行你的工程了，这时请不要复位，如果复位那么程序会丢失，这时就必须重新Program下载。

实验过程

1.Xilinx ISE软件环境；

2.逻辑电路图创建；

仿真如下门电路

4.进行逻辑电路的行为仿真和波形分析。

数字电子钟课程设计实验报告

中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计任务书2016/2017 学年第一学期 学生姓名：张涛学号： 李子鹏学号： 课程设计题目：数字电子钟的设计 起迄日期：2017年1月4日～2017年7月10日 课程设计地点：科学楼 指导教师：姚爱琴 2017年月日 课程设计任务书

中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计开题报告2016/2017 学年第一学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号：

指导教师：姚爱琴 2017 年 1 月 6 日 中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计说明书2016/2017 学年第二学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号： 指导教师：姚爱琴 2017 年月日

目录 1 引言 (6) 2 数字电子钟设计方案 (6) 2.1 数字计时器的设计思想 (6) 2.2数字电路设计及元器件参数选择 (6) 2.2.2 时、分、秒计数器 (7) 2.2.3 计数显示电路 (8) 2.2.5 整点报时电路 (10) 2.2.6 总体电路 (10) 2.3 安装与调试 (11) 2.3.1 数字电子钟PCB图 (11) 3 设计单元原理说明 (11) 3.1 555定时器原理 (12) 3.2 计数器原理 (12) 3.3 译码和数码显示电路原理 (12) 3.4 校时电路原理 (12) 4 心得与体会 (12) 1 引言 数字钟是一种用数字电子技术实现时，分，秒计时的装置，具有较高的准确性和直观性等各方面的优势，而得到广泛的应用。此次设计数字电子钟是为了了解数字钟的原理，在设计数字电子钟的过程中，用数字电子技术的理论和制作实践相结合，进一步加深数字电子技术课程知识的理解和应用，同时学会使用Multisim电子设计软件。 2数字电子钟设计方案 2.1 数字计时器的设计思想 要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，就需要分别设计60进制，24进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒”得以数字显示出来。 值得注意的是：任何记时装置都有误差，因此应考虑校准时间电路。校时电路一般

惠斯通电桥实验报告南昌大学

南昌大学物理实验报告 课程名称：_____________ 大学物理实验 实验名称：_______________ 惠斯通电桥 学院：___________ 专业班级： 学生姓名：_________ 学号： 实验地点：___________ 座位号： 实验时间：第11周星期4上午10点开始

、实验目的: 1. 掌握电桥测电阻的原理和方法 2. 了解减小测电阻误差的一般方法 、实验原理: (1) 惠斯通电桥原理 惠斯通电桥就是一种直流单臂电桥，适用于测中值电阻，其原理电路如图 7-4所示。若调节电阻到合适阻值时, 可使检流计 G 中无电流流过，即 B 、D 两点的电位相等，这时称为“电桥平衡”。电桥平衡，检流计中无电流通过， 相当于无BD 这一支路，故电源 E 与电阻R ,、R x 可看成一分压电路；电源和电阻 R 1 上面两式可得 R 2 桥达到平衡。故常将 R 、R 2所在桥臂叫做比例 臂,与R x 、R S 相应的桥臂分别叫做测量臂和比 较臂。 V B C 点为参考，贝y D 点的电位V D 与B 点的电位V B 分别为 R 2 R S R S V D R X 因电桥平V B V D 故解 R 2、R S 可看成另一分压电路。若以 R x 为 E 待测电阻，则有 R>< R X R S 上式叫做电桥的平衡条件，它说明电桥平衡时，四个臂的阻值间成比例关系。如果 1 10,10 1等)并固定不变，然后调节 金使电

(2)电桥的灵敏度

n R S R S 灵敏度S 越大，对电桥平衡的判断就越容易，测量结果也越准确。 此时R s 变为R s ，则有：R x R2 R s ，由上两式得R x . R s R s 三、 实验仪器： 线式电桥板、电阻箱、滑线变阻器、检流计、箱式惠斯通电桥、待测电阻、低压直流电源 四、 实验内容和步骤： 1. 将箱式电桥打开平放，调节检流计指零 2. 根据待测电阻(线式电桥测量值或标称值)的大小和 R 3值取满四位有效数字原则，确定比例臂的取值，例如 R 为数千欧的电阻，为保证 4位有效数字，K r 取 3. 调节F 3的值与R ＜的估计 S _____ S 的表达式 R S R S S-i S 2 _____________________ ES R i R 2 R s R x 1 R E % R i R 2R X Rg 2 R x R s R 2 R - R E 2 R R s R x (3) 电桥的测量误差 电桥的测量误差其来源主要有两方面，一是标准量具引入的误差, 二是电桥灵敏度引入的误差。为减少误差传递, 可采用交换法。 交换法：在测定R x 之后，保持比例臂 R -、R 2不变，将比较臂 R s 与测量臂R x 的位置对换，再调节 R s 使电桥平衡，设 电桥的灵敏程度定义: R i

南理工EDA2多功能数字钟设计实验报告(蒋立平)——优秀

EDAⅡ实验报告 --多功能数字钟 学院专业: 学生学号: 指导老师:蒋立平 交稿时间:2012年3月25日

摘要 本实验借助于quartusⅡ软件设计一个多功能的数字时钟，具有24小时计时、星期显示、保持、清零、校分校时校星期、整点报时等基本功能，并在此基础上添加了闹钟、音乐闹钟、秒表等附加功能。同时，留有万年历的接口可以方便的进行扩展。.利用quartusⅡ进行相应的设计、仿真、调试，最后下载到SmartSOPC实验系统上验证设计的正确性。 关键词：多功能数字时钟，quartusⅡ,计时，星期显示，整点报时，闹钟，秒表 ABSTRACT This experiment is to design a multifunctional digital clock with quartus Ⅱ.The multifunctional digital clock has varities of the functions like 24-hour timer,week,keeping,clearing zero,adjusting time and chime on integral hour .It also include additional functions such as alarm clock,stopwatch and so on.At the sametimes,it can be added calendar.we designed and simulated with quartusⅡ.Finally downloaded it to the experiment platform to test. Key words:multifunctional digital clock,quartusⅡ,time,week,chime on integral hour, alarm clock,stopwatch

EDA设计II实验报告——多功能数字钟

『EDA设计II』 课程实验报告 姓名 学号 学院 指导教师 时间 2011年 05月

多功能数字钟 摘要：本实验利用Quartus II软件设计多功能数字钟并下载到Smart SOPC实验系统，实现校分、校时、清零、保持和整点报时等多种基本功能，以及闹钟等附加功能。本实验首先通过Quartus II 软件对各模块进行原理图设计，并进行仿真调试，最后下载至实验平台验证其功能。 关键词：多功能数字钟Quartus II软件仿真封装校分校时清零保持整点报时闹钟 Abstract：The experiment is to design a multi-purpose digital clock by Quartus II and then download to the test system of Smart SOPC. It can realize many functions such as minute adjusting, hour adjusting, resetting, keeping and reporting time on integral hour. Apart from this, it can also be used as a alarm clock. First of all, we design the schematic diagram of every part. In addition, we simulate through Quartus II. At last, we download it to the tests platform and test the function. Key words：multi-purpose digital clock Quartus II simulate seal minute- adjusting hour adjusting resetting keeping reporting time on integral hour alarm clock

南昌大学DSP实验报告

实验报告 实验课程：DSP原理及应用 学生姓名： 学号： 专业班级： 2012年 5月 25日

目录 实验一定点除法运算 实验二FIR滤波器 实验三FFT算法 实验四卷积计算 实验五数码管显示 实验六语音录放

实验一定点除法运算 一、实验目的 1、熟悉C54指令系统，掌握常用汇编指令，学会设计程序和算法的技巧。 2、学习用指令实现除法运算。 二、实验设备 计算机；DSP 硬件仿真器；DSP 实验开发平台。 三、实验原理 由内置的硬件模块支持，数字信号处理器可以高速的完成加法和乘法运算。但TMS320 系列DSP不提供除法指令，为实现除法运算，需要编写除法子程序来实现。二进制除法是乘法的逆运算。乘法包括一系列的移位和加法，而除法可分解为一系列的减法和移位。本实验要求编写一个16 位的定点除法子程序。 1．除法运算的过程设累加器为8 位，且除法运算为10 除以3，除的过程包括与除数有关的除数逐步移位，然后进行减法运算，若所得商为正，则在商中置1，否则该位商为0 例如：4 位除法示例：(1)数的最低有效位对齐被除数的最高有效位00001010 - 00011000 11110010 (2)由于减法结果为负，丢弃减法结果，将被除数左移一位再减00010100 - 00011000 11111000 (3)结果仍为负，丢弃减法结果，将被除数左移一位再减00101000 - 00011000 00010000 (4)结果为正，将减法结果左移一位后把商置1，做最后一次减00100001 - 00011000 00001001 (5)结果为正，将减法结果左移一位加1 得最后结果，高4 位是余数，低4 位商：00010011 2．除法运算的实现为了尽量提高除法运算的效率，’C54x 系列提供了条件减指令SUBC 来完成除法操作。 四、实验步骤 1．用Simulator 方式启动Code Composer。 2 ．执行Project New 建立新的项目，输入chuf作为项目的名称，将程序定位在D:\ti\myprojects\chuf目录。 3．执行File New Source File 建立新的程序文件，为创建新的程序文件命名为chuf.asm 并保存；执行Project Add Files to Project，把chuf.asm 加入项目中。4．执行File New Source File 建立新的文件并保存为chuf.cmd；执行Project Add Files to Project，把chuf.cmd 加入项目中。 5．编辑chuf.asm 加入如下内容： ;*** 编制计算除法运算的程序段。其中|被除数|<|除数|，商为小数*** .title "chuf.asm" .mmregs .def start,_c_int00

工商管理学院实验报告

实验报告 课程名称: 人力资源管理__ 课程代码: 101207709 __ 学院(直属系): 工商管理学院_ 年级/专业/班: 2013级工商管理6班 学生姓名: 张启___ 学号: 312013073456 实验总成绩: _____________________ 任课教师: 曹嘉晖______ 开课学院: 工商管理学院_ 实验中心名称: 工商管理学院实验中心

西华大学实验报告 开课学院及实验室：工商管理学院实验中心实验时间：2015年11月2-13日 本实验的主要目的是培养学生综合应用人力资源管理理论和实际操作的能力。 二、实验要求 ①通过计算机软件对人力资源管理各种实务的模拟，增强学生对人力资源管理的感性认识，使学生所学的理论知识转化为动手能力。②综合应用本课程的知识或相关课程知识，使学生全面、系统地体会人力资源管理的全部内容和涵义。③给定实验目的、要求和实验条件，由学生自行设计实验方案并加以实现，以激发学生的主动性、创造性。 三、使用设备、仪器及材料 计算机、计算机网络、打印机及相关软件等 四、实验过程记录 1、在AC单项实验中我们需要招聘大客户经理，进行销售行为访谈，根据对大客户经理岗位的要求，选出3-4个比较适合该案例企业所招聘岗位考察的维度。运用行为时间访谈法（BEI）比较合适的考察了上述维度，选出了几个比较适合该行为事件访谈法考察的维度，对各个指标进行权重分配，根据所招聘岗位的各个考察指标设置符合STAR原则部分要求的面试题目。最终招聘到了合适的大客户经理。 2、在综合性训练计划报告中，对TT公司进行案例分析。解决了其薪酬体系的问题，以及其实行的岗位工作制度的原因及优点等问题，分析了其实行绩效工资的薪酬体系的好处。 3、在战略和制度试验中，对LX公司进行分析，分析了该公司的绩效考核与公司战略的结合，以及是否适合推行保卫+进攻的双拳战略等问题。分析了其中的影响因素以及系统构成、战略调整、制度构建等方面的问题。

eda数字时钟实验报告

EDA数字时钟电工电子实习 实验报告 姓名 班级 学号20

一、实验目的： 1、掌握多位计数器相连的设计方法。 2、掌握十进制、六十进制和二十四进制计数器的设计方法。 3、巩固数码管的驱动原理及编程方法。 4、掌握CPLD技术的层次化设计方法。 二、实验要求： 基本要求：具有时、分、秒计数显示功能，以二十四小时循环计时。 扩展要求：具有整点报时功能。 三、实验原理： 计数时钟由模60秒计数器、模60分计数器、模24小时计数器、蜂鸣器（用于整点报时）、分/时设定模块、输出显示模块构成，秒计数模块的进位输出为分钟计数模块的进位输入，分钟计数模块的进位输出为小时计数模块的进位输入。 74163功能简介：

图1 图2 由图1可知，74163的脉冲上升沿的时候工作。 四、实验过程

1.模60计数器（如图3） 图3 由74163实现计数功能，第一片74163实现10进制，即做0-9的循环，9即二进制的1001，化简可得当q[0]与q[3]同时为1的时候进行清零。第二片74163实现6进制，即做0-5的循环，5即二进制的111，化简可得当q[4]与q[6]同时为1的时候进行清零，同时第一片74163的进位端作为第二片的脉冲端。这样就可实现60进制。60进制计数器用于秒计数器和分计数器，秒个位的进位端作为秒十位的脉冲端秒十位的进位端作为分个位的脉冲端，分个位的进位端作为分十位的脉冲端。 2.模24计数器（如图4） 图4 分十位的进位端作为时个位的脉冲端，时个位的进位端作为时十位的脉冲端。因为24进制的特殊性，当十位是0和1的时候，个位做十进制循环，即0-9，9的二进制为1001；当十位是2的时候，个位做0-3的循环。而十位做0-2的循环。2的二进制为0010,3的二进制为0011。所以第一片74163不仅要在q[14]与q[17]同时为1的时候清零，还要在第二片74163的q[19]、第一片的q[14]、q[15]同时为1（即23时）做清零。第二片是3进制，在q[19]=1的时候进行清零。

实验四序列发生器

南昌大学实验报告学生姓名：学号：专业班级：中兴101班 实验类型：□验证□综合■设计□创新实验日期：2012、11、16成绩： 实验四序列信号发生器与检测器设计 一、实验目的 1、学习VHDL文本输入法 2、学习有限状态机的设计 3、利用状态机实现串行序列的输出与序列的检测 4、继续学习优化设计 二．实验内容与要求 1. 设计序列发生器，完成序列为0111010011011010的序列生成器 2．用有限状态机设计序列检测器，实现串行序列11010的检测器 3. 若检测到符合要求的序列，则输出显示位为“1”，否则为“0” 4. 对检测到的次数计数 5.整个工程采用顶层文件+底层模块的原理图或文本的设计思路 三、实验仪器 PC机、Quartus II软件、EDA实验箱 四、实验思路 1.设计序列发生器 基本思想为一个信号CQ1计数，给另一个信号CO（代表序列的每一位）赋值的方法： 先设定端口CQ1用于产生序列时计数，因为序列共16位，因此端口CQ1为标准逻辑矢量，位宽为4，设另一个端口M代表序列的每一位，CQ1每计一个数，就给M赋一个值，这样产生一个16位的序列。由于端口不能参与相关运算，因此在结构体中我分别定义了信号CQ1(标准逻辑矢量，位宽4)，信号Q与相应的端口CQ1 CO对应，在进程中参与相应的运算，在程序的最后再用端口接收信号： CO<=Q; 在进程中我采用case –when 语句，如当CQ1为“0000”的时候，给另一信号Q赋‘0’，当CQ1为“0001” 2.序列检测器 序列检测器设计的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及序列，直到在连续的检测中收到的每一位码都与实验要求相同。在此，必须利用状态转移图。 电路需要分别不间断记忆：初始状态、1、11、110、1101、11010共六种状态，状态转移如图：

eda,verilog数字钟设计报告

数字钟 一、任务解析 用Verilog硬件描述语言设计数字钟，实现： 1、具有时、分、秒计数显示功能，以二十四小时循环计时。 2、具有调节小时，分钟的功能,调整时对应的数字闪烁。 3、具有整点报时及闹铃时间可调的功能。 4、数字钟具有四种模式：正常显示、时间调整、闹铃时间调整、秒表。 二、方案论证 没有闹铃功能 三、重难点解析 选择模式：module beii(clr,selin_key,beii_out); input clr,selin_key; output [1:0]beii_out; wire [1:0]beii_out; reg [1:0]selout_key; always@(negedge clr or posedge selin_key) begin if(!clr) selout_key=0; else begin if(selout_key==2) selout_key=0; else selout_key=selout_key+1;end end assign beii_out=selout_key; endmodule

头文件中： module clk_top(clr,clk,upkey,downkey,sel,a,b,c,d,e,f,g,p,clr_key,selin_key); clr:清零clk：50M时钟 upkey：向上调downkey：向下调 clr_key：恢复初始状态selin_key：模式选择 四、硬件资源分配 60进制module mycnt60(clr,clk,upkey,downkey,selout,q,c); input clk,clr,upkey,downkey;//upkey为加按键 input [1:0] selout; output[7:0] q;//60进制输出 output c;//进位溢出位 reg c; reg[7:0] q; wire new_clk1,ckb,ckc,ckd,cko; assign new_clk1=clk|((!selout[0]&selout[1])&(upkey|downkey)); LCELL AA(new_clk1,ckb);//信号延迟 LCELL BB(ckb,ckc); LCELL CC(ckc,ckd); LCELL DD(ckd,cko); initial c=0; always @(posedge cko or negedge clr )begin if(!clr) q=8'h00; else begin if(selout==2) begin if(upkey)begin if(q==8'h59) q=8'h00; else if(q==8'h?9) q=q+4'h7; else q=q+1; end else if(downkey)begin if(q==8'h00) q=8'h59; else if(q==8'h?0) q=q-4'h7; else q=q-1; end

西华大学数据库实验报告(五)

第5次作业 ——事务、游标、自定义函数 一、环境 运行SQL Server，并已经创建名为student数据库、“学生信息”表、“课程”表、“学生成绩”表。 二、实训内容 1、事务 （1）Alice和Bob分别有银行账号A、B，分别用表a、表b表示，这2个表都只有1个字段amount，表示余额。现在需要从Alice向Bob转账制定金额，要求转账过程中不能出现错误，而且不管转账是否成功，都扣除Alice账号1元钱的手续费。 （2）amount字段上的约束条件是余额不能小于0 declare@xmoney money,@err1int,@err2int set@xmoney= 300 --指定转账金额为300 begin transaction update A set amount=amount- 1 --扣除手续费 set@err1=@err1+@@ERROR--记录上述update可能出现的错误 save transaction transfer--设置保存点transfer update A set amount=amount-@xmoney--从账号A中扣除金额 set@err2=@err2+@@ERROR--记录上述update可能出错的情况 update B set amount=amount+@xmoney--想账号B中转入金额 set@err2=@err2+@@error if@err1!= 0 --如果扣除手续费出现错误 begin rollback transaction print'所有操作失败' end else begin

if@err2!= 0 --如果转账过程出现错误 begin rollback transaction transfer--回滚到保存点transfer处 print'转账失败，但手续费已扣' end else begin commit transaction--所有操作成功，提交事务 print'转账成功' end end go 2、自定义函数 （1）在student数据库中，创建标量函数，统计“课程”表中总共有多少 条门课程，写出程序代码。要求：在建立函数之前，为排除重名函数，先判断要创建的函数是否存在，如果存在则先删除。 if exists(select name from sysobjects where name='Ccount'and type='FN') drop function https://www.wendangku.net/doc/6817161259.html,ount go create function https://www.wendangku.net/doc/6817161259.html,ount() returns int as begin declare@num int set@num= 0 select@num=count(*) from学生课程_蒲强林 return@num end go -- 调用函数查询 use student go declare@num int set@num= 0 set@num=https://www.wendangku.net/doc/6817161259.html,ount() print'课程表中总共有：'+cast(@num as char(1))+'门课程' go 运行结果截图：

EDA实验实验报告

数字eda实验实验报告 学院：计算机科学与工程学院专业：通信工程学 号： 0941903207 姓名：薛蕾指导老 师：钱强 实验一四选一数据选择器的设计 一、实验目的 1、熟悉quartus ii软件的使用。 2、了解数据选择器的工作原理。 3、熟悉eda开发 的基本流程。 二、实验原理及内容 实验原理 数据选择器在实际中得到了广泛的应用，尤其是在通信中为了利用多路信号中的一路， 可以采用数据选择器进行选择再对该路信号加以利用。从多路输入信号中选择其中一路进行 输出的电路称为数据选择器。或：在地址信号控制下，从多路输入信息中选择其中的某一路 信息作为输出的电路称为数据选择器。数据选择器又叫多路选择器，简称mux。 4选1数据 选择器： （1）原理框图：如右图。 d0 、d1、d2、d3 ：输入数据 a1 、a0 ：地址变量 由地址码决定从４路输入中选择哪１路输出。 （2）真值表如下图： （3）逻辑图 数据选择器的原理比较简单，首先必须设置一个选择标志信号，目的就是为了从多路信 号中选择所需要的一路信号，选择标志信号的一种状态对应着一路信号。在应用中，设置一 定的选择标志信号状态即可得到相应的某一路信号。这就是数据选择器的实现原理。 三．实验内容 1、分别采用原理图和vhdl语言的形式设计4选1数据选择器 2、对所涉及的电路进行 编译及正确的仿真。电路图： 四、实验程序 library ieee; use ieee.std_logic_1164.all; entity mux4 is port( a0, a1, a2, a3 :in std_logic; s :in std_logic_vector (1 downto 0); y :out std_logic ); end mux4; architecture archmux of mux4 is begin y <= a0 when s = 00 else --当s=00时，y=a0 a1 when s = 01 else --当s=01时，y=a1 a2 when s = 10 else --当s=10时，y=a2 a3; --当s取其它值时，y=a2 end archmux; 五、运行结果 六．实验总结 真值表分析： 当js=0时，a1,a0取00,01,10,11时，分别可取d0,d1,d2,d3. 篇二：eda实验报告模版 《eda技术》实验报告

南昌大学自动装置实验报告

实验报告 实验课程：自动装置原理 学生姓名： 学号： 专业班级：电力系统及其自动化班

目录实验一：无功调差及自动检测实验 实验二：综合放大及调节特性实验

实验一：无功调差及自动检测实验一、实验目的 1．深入理解调差原理，掌握改变发电机电压调节特性斜率的方法。2．深入了解测量和比较整定电路的结构形式和工作原理。 3．掌握自动检测各个环节的工作特性及其调试方法。 二、实验设备 三、实验内容与步骤 1．无功调差和自动检测实验接线 见图1-9，将三相调压器输出调至 零输出位置，电源开关处于断开 状态，按图接线，接线完毕后要 自行检查接线正确性，然后，请 指导老师检查，确定无误后，接 入交流电源（注意：在整个实验 过程中，由三相调压器输入实验 电路测量变压器1-3T一次侧的电 压不得大于120V“线电压”，并且 U AB=U BC=U CA）。 2．将调差整定开关置于“0”档。 “调试”“运行”插头插入“运行” 位置。“远”“近”控开关置于“近” 控位置。 3．将输入电压调至 U AB=U BC=U CA =105V，按表1-1 要求进行检测： ①检测测量变压器的变比（测 出二次侧线电压进行计算）。 ②检测三相桥式整流器的输出 电压 ③检测二个比较桥上四个稳压 管反向击穿后的稳压值。把各项 测试数据记录在表2-1中。 4．用示波器观察测试整流输出 直流电压叠加的交流纹波。

5．比较桥检测特性实验 实验接线见图1-9，当电压整定电位器RP分别置于“0圈”“5圈”“10圈”位置时，在测量变压器一次侧加入三相交流电压U f，按表1-2改变交流电压输入值，用高内阻电压表测出U f从小到大调节变化过程中各对应点的U CB、U DB、U CD（即△U）及U EB、U FB，记录在表1-2中。 6．根据表1-2中测得的数据绘制检测桥的特性曲线。 四、实验记录表 表1-1 测量变压器变比、整流及稳压管稳压值测试记录表（见下表）。调差电阻“0 AB BC CA 表1-2 比较桥检测特性实验记录表 整定电位器位置不同时，测试交流电压U f与测量桥的输出关系，测量桥输出一点为RP滑动端（C），另一点为4VW c和3R c的连接点（D），即为比较桥输出电压U CD（△U），及U CB、U DB、U EB、U FB各点电位见图1-9。

西华大学CAD上机实验报告

西华大学上机实验报告（二） 一、实验目的 掌握直线、多边形、圆、圆弧、椭圆、圆环、多段线等绘图命令的操作与运用。 二、实验内容或设计思想 1）用上节课所学的绘图命令，绘制下列图形，形似即可，但要求圆和六边形的中心坐标为（0.5L，1/3B），半圆的中心坐标在矩形的长边中心处。（其中L为矩形的长，B为矩形的宽）。 2）绘制下列图形，不需标注，尺寸、角度必须精确。

三、实验环境与工具 计算机、AUTOCAD软件。 四、实验过程或实验数据 1）打开AUTOcad软件； 2）2-1 命令: _rectang 指定第一个角点或[倒角(C)/标高(E)/圆角(F)/厚度(T)/宽度(W)]: 指定另一个角点或[面积(A)/尺寸(D)/旋转(R)]: 命令: _explode 找到 1 个 命令: _divide 选择要定数等分的对象: 输入线段数目或[块(B)]: 3 命令: _circle 指定圆的圆心或[三点(3P)/两点(2P)/相切、相切、半径(T)]: 指定圆的半径或[直径(D)]: 命令:CIRCLE 指定圆的圆心或[三点(3P)/两点(2P)/相切、相切、半径(T)]: 指定圆的半径或[直径(D)] <12.2851>: 命令: _trim 当前设置:投影=UCS，边=无 选择剪切边... 找到11 个 选择要修剪的对象，或按住Shift 键选择要延伸的对象，或 [栏选(F)/窗交(C)/投影(P)/边(E)/删除(R)/放弃(U)]:

2-2-1 命令: _line 指定第一点: 指定下一点或[放弃(U)]: 命令: _line 指定第一点: 指定下一点或[放弃(U)]: @80<141.5 命令: xl XLINE 指定点或[水平(H)/垂直(V)/角度(A)/二等分(B)/偏移(O)]: a 输入构造线的角度(0) 或[参照(R)]: 54.5 指定通过点: 命令: _trim 当前设置:投影=UCS，边=无 选择剪切边... 找到 3 个 选择要修剪的对象，或按住Shift 键选择要延伸的对象，或 [栏选(F)/窗交(C)/投影(P)/边(E)/删除(R)/放弃(U)]: 2-2-2 命令: _circle 指定圆的圆心或[三点(3P)/两点(2P)/相切、相切、半径(T)]: 指定圆的半径或[直径(D)] <20.0000>: 30 命令: _polygon 输入边的数目<4>: 指定正多边形的中心点或[边(E)]: 输入选项[内接于圆(I)/外切于圆(C)] : 指定圆的半径: 30 命令: _circle 指定圆的圆心或[三点(3P)/两点(2P)/相切、相切、半径(T)]: 指定圆的半径或[直径(D)] <30.0000>: 20 命令: _circle 指定圆的圆心或[三点(3P)/两点(2P)/相切、相切、半径(T)]: 指定圆的半径或[直径(D)] <20.0000>: 5 命令:CIRCLE 指定圆的圆心或[三点(3P)/两点(2P)/相切、相切、半径(T)]: 指定圆的半径或[直径(D)] <5.0000>: 命令:CIRCLE 指定圆的圆心或[三点(3P)/两点(2P)/相切、相切、半径(T)]: 指定圆的半径或[直径(D)] <5.0000>: 命令:CIRCLE 指定圆的圆心或[三点(3P)/两点(2P)/相切、相切、半径(T)]: 指定圆的半径或[直径(D)] <5.0000>:

EDA数字钟实验报告

目录 1.设计思路—————————————————————（3） 1.1总体结构——————————————————（3） 2.方案论证与选择——————————————————（3） 3.单元模块设计部分—————————————————（3）3.1 CNT10 模块的设计———————————————（4）3.2 CNT6 模块的设计———————————————（5）3.3 CNT101模块的设计———————————————（6）3.4 CNT61模块的设计———————————————（7） 3.5 CNT23模块的设计———————————————（8） 4.系统仿真—————————————————————（9） 4.1数字钟的引脚锁定———————————————（9） 4.2数字钟原理图————————————————（12） 4.3数字钟仿真图————————————————（10） 4.4数字钟编译报告———————————————（11） 5.参考文献————————————————————（13）

EDA数字钟设计 中文摘要： 数字钟学习的目的是掌握各类计数器及它们相连的设计方法；掌握多个数码管显示的原理与方法；掌握FPGA技术的层次化设计方法；掌握用VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显示功能，以24小时为计数循环；能实现清零，调节小时，分钟以及整点报时的功能。 关键词：数字钟，计数器，，FPGA,VHDL 1.设计思路 基于VHDL语言，用Top—To--Down的思想进行设计。 1.1 确定总体结构，如图1-1所示。 图1-1 2. 方案论证与选择 方案：设置小时和分，输出整点报时信号和时，分，秒信号。方案采用自顶向下的设计方法，它由秒计数模块，分计数模块，小时计数模块和顶层模块四部分组成。 3. 单元模块设计部分 RES是整个系统的复位键，低电平有效，复位时，各个输出都为零，时间显示0时0分0秒；clk是输入时钟，提供秒信号，上升沿触发，每出发一次，时间增加一秒；HRTMP,MIN10TMP,MINTMPKEYI可以分别设置小时位，10分位，分位，起到调时的作用，高电平有效，有效时，每来一个CLK时钟（1s），所对应的位都将以各自的计数循环； RING是整点报时。

实验一 一位二进制全加器设计实验

南昌大学实验报告 学生姓名： 学 号： 专业班级： 中兴101 实验类型：■ 验证 □ 综合 □设计 □ 创新 实验日期： 2012 9 28 实验成绩： 实验一 一位二进制全加器设计实验 一．实验目的 （1）掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程； （2）熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果； （3） 熟悉设备和软件，掌握实验操作。 二．实验内容与要求 （1）在利用VHDL 编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念； （2）给出此项设计的仿真波形； （3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。 三．设计思路 一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。 (1) 半加器设计原理 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器原理图。其中：a 、b 分别为被加数与加数，作为电路的输入端；so 为两数相加产生的本位和，它和两数相加产生的向高位的进位co 一起作为电路的输出。 半加器的真值表为 表1 半加器真值表 由真值表可分别写出和数so ，进位数co 的逻辑函数表达式为： b a b a b a so ⊕=+=- - （1） ab co = （2） 图1半加器原理图 (2) 全加器设计原理 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图2全加器原理图。全加器的真值表如下：

西华大学 信息检索B 实验报告

序号： 实验报告 课程名称: 信息检索B 课程代码: 3500009 学院(直属系): 电气信息学院 年级/专业/班: 学生姓名: 学号: 实验总成绩 : 任课教师: 开课学院: 西华大学图书馆 实验中心名称: 图书馆电子阅览室

实验一 (2) 实验二 (5) 实验三 (8) 实验四 (11)

实验一 开课学院及实验室：图书馆实验时间：2012年10月31日 实验目的：通过上机操作，掌握图书馆OPAC的检索途径和方法和读秀学术搜索或超星电子图书等检索工具的分类浏览、简单检索、高级检索等检索方法，并能掌利用相关工具获取文献全文的技巧。 实验要求：利用西华大学图书馆OPAC、超星数字图书馆、读秀学术搜索等检索相关信息并按照信息检索步骤写出操作过程。 一、利用西华大学图书馆OPAC检索与专业相关的教材，并记录检索结果中1条书目的详细信息。

5实施检索（截取填写后的检索界面） 6 检索结果结果数3相关信息 题录（1条） 7 获取全文方式图书馆借阅 二利用读秀学术搜索或超星电子图书检索上题的书目在其数据库的收录情况，并记录检索和获取全文的步骤。

1课题名称检索书名是说服力，作者是戴夫·拉克哈尼(Dave Lakhani)的图书 2 课题 分析 信息类型图书 信息特征项书名，作者 关键词说服力，Dave Lakhani 其他要求 3 检索工具读秀学术搜索 4 检索 策略 检索途径书名，作者 检索式书名=说服力 and 作者= Dave Lakhani 5实施检索（截取填写 后的检索界面） 6 检索 结果 结果数1 相关信息题 录（1条） 所选信息参 考文献格式 Dave Lakhani著;答洁,张丽译.说服力:如愿以偿的艺术. 四川人民出版社 , 2007. 7 获取全文方式文献传递

数字钟实验报告

EDA技术课程设计 ——多功能数字钟 学院：城市学院 专业、班级：电子C154 姓名：高阳夏岩 学号：158102 58128 指导老师：安亚军 2017年12月

一实验目的 1、具有时、分、秒记数显示功能，以24小时循环计时。 2、要求数字钟具有清零、调节小时、分钟功能。 3、具有整点报时，整点报时的同时LED灯花样显示 二实验原理 1时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号 三实验内容 1时钟记数部分 1）小时部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下

2）分钟部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下 3）秒部分 其VHDL描述如下

编译，无误。 经仿真，其波形如下 2整点报时部分，其VHDL描述如下 编译，无误。

经仿真，其波形如下 3驱动8位八段共阴扫描数码管的片选驱动信号输出部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下 4驱动八段字形译码输出部分 该模块功能：信号输入后，模块驱动八段字形译码输出，A，B，C，D，E，F，G分别接八段共阴级数码管7个接口，即有字形输出。

南昌大学PLC实验报告

实验一三相异步电动机接触器点动控制线路 (2) 实验二三相异步电动机的可逆运转控制 (4) 实验三通电延时型控制线路 (6) 实验四可编程控制器的基本指令编程练习 (8) 实验五喷泉的模拟控制 (10) 实验六交通灯的模拟控制 (13) 实验七液体混合的模拟控制 (16)

实验一 三相异步电动机接触器点动控制线路 一、概述 三相笼式异步电机由于结构简单、性价比高、维修方便等优点获得了广泛的应用。在工农业生产中，经常采用继电器接触控制系统对中小功率笼式异步电机进行点动控制，其控制线路大部分由继电器、接触器、按钮等有触头电器组成。 图2是三相鼠笼异步电动机接触器点动控制线路（电机为Y 接法） 起动时，合上漏电保护断路器及空气开关QF ，引入三相电源。按下起动按钮SB2时，交流接触器KM1的线圈通电，主触头KM1闭合，电动机接通电源起动。当手松开按钮时，接触器KM1断电释放，主触头KM1断开，电动机电源被切断而停止运转。 FR1 FU1KM1 QF L1 L2 L3 L KM1 M 3~ FR1 N FU2 FU2 L SB1 SB2 二、实验目的 1、 了解时间继电器的结构，掌握其工作原理及使用方法。 2、 掌握Y-Δ起动的工作原理。 3、 熟悉实验线路的故障分析及排除故障的方法。 三、实验设备 序号 设备名称 使用仪器名称 数量 1 DL-CX-001 三相交流电源 1 2 WD01G 空开、熔断器模块 1 3 WD04G 热继电器模块 1 4 WD09G 按钮模块 1 5 WD02G 接触器模块 1 6 M04 三相鼠笼式异步电动机 1 四、实验内容及步骤 1、检查各实验设备外观及质量是否良好。 2、按图2三相鼠笼式异步电动机接触器点动控制线路进行正确的接线。先接主回路，再接控制回路。自己检查无误并经指导老师检认可后方可合闸通电实验。 （1）、热继电器值调到1.0A 。 （2）、合上漏电保护断路器及空气开关QF ，调节三相电源输出220V 。 （3）、按下起动按钮SB2时，观察电机工作情况，体会点动操作。（注意，操作次数不宜频