EDA复习第二天
第二天复习
第二天再简单的回忆下MAX PLUS II的使用顺便熟悉下开发流程，此处附上教程演示视频（https://www.wendangku.net/doc/6c18546966.html,/v_show/id_XMTI1MjU0NjA3Ng==.html?firsttime=11）。
设计流程：
1:设计输入
图形或者硬件描述语言文本输入；
2.综合
将电路的高级语言（如行为描述）转换成低级的，可与FPGA\CPLD的基本结构相映射的网表文件或程序。
3.适配器(布线布局
将综合产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。
4. 仿真
对EDA设计进行模拟，以验证设计排除错误。分为功能仿真和时序仿真两种不同级别的仿真测试。
5.编程下载
把适配器生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD进行下载，以便进行硬件调试和验证。
6.硬件测试
最后对FPGA或CPLD硬件系统进行统一测试，最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。
接下来需要知道的是原理图设计方法的基本步骤：
1、 EDA工具大致可以分为几个模块：
设计输入编辑器、HDL综合器、仿真器、适配器(或布局布线器)、
下载器
2、原理图设计方法的基本步骤：
步骤1：为本项设计建立文件夹
步骤2：输入设计项目和存盘
步骤3：将设计项目设置成工程文件（PROJECT）
步骤4：选择目标器件并编译
步骤5：时序仿真
步骤6：引脚锁定
步骤7：编程下载
3、LPM
LPM ：Library of Parameterized Modules（参数可设置模块库），可以以图形或硬件描述语言模块形式方便调用的兆功能块。
4、功能仿真和时序仿真有何区别？MAX+plusII中怎么实现？
1.功能仿真：是直接对VHDL、原理图描述或其他描述形式的逻辑功
能进行测试模拟，以了解其实现的功能能否满足原设计要求的过程。不
涉及任何具体器件的硬件特性。
2.时序仿真：接近真实器件运行特性的仿真，仿真文件中已包含了器
件硬件特性参数，为高精度仿真。
3.MAX+plusII中，为了获得与目标器件对应的、精确的时序仿真，
在对设计文件编译前设定最后实现本项目的目标器件。否则，只能获得
功能仿真。
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格式：
SIGNAL 信号名[ , 信号名… ] : 数据类型[ : =表达式] ;
●注意
1.信号是实体间动态交换数据的手段, 用信号对象可以把实体连接在一起形
成模块。作为一种硬件描述语言的元素, 信号在硬件电路设计中具有一定的物理
意义, 它通常用来表示硬件电路中的一条硬件连接线。
2.在VHDL中，信号说明的范围也十分广泛, 它可以在程序包、实体说明和
结构体的说明部分进行说明。与常量说明十分类似: 程序包中说明的信号可以在
其所包含的任何实体和结构体中使用; 实体说明中说明的信号可以在其对应的结
构体中使用; 结构体中说明的信号只能在本结构体中使用.
3.：：=在语句中时立即发生，在顺序语句中（进程process）赋值时用，在
结构体中是并行语句，所有语句同时进行，而在进程中是顺序语句！这个后面复习
到。
语法十三：赋值语句（三）
格式y := a
●注意：
1.对singal（信号）赋初始值（一般在信号声明语句中）。
2.对V ARIABLE（变量），CONSTANT（常量）赋值，a赋予y
3.对GENERIC(类属）参量赋值
这种赋值是针对表现为存储器的量，不是电路互联节点量，所以对singal 只是赋初值用。
4.立即发生，对后面的语句可直接有作用。
语法十四：并行处理
不同于编程语言，VHDL语言同时监视所有语句，一旦某代入语句右边（RHS）有值的变化，就立即执行该语句，这就是所谓的：并行执行。
语法十五：元件例化语句
格式：
1.在ARCHITETURE和BEGIN之间
COMPONENT 元件名IS
[ GENERIC（类属表）] --MAX PLUS II 不支持
PORT（端口名表）
END COMPONENT
2. 在结构体中
例化名：元件名PORT MAP ( [端口名=>] 连接端口名，…);语法十五：进程（process）语句
格式：
ARCHITECTURE …
BEGIN
Statement ;
…
PROCESS ( sensitivity list )
BEGIN
Statement ;
…
END PROCESS;
Statement;
…
PROCESS ( sensitivity list )
BEGIN
Statement ;
…
END PROCESS;
…
END ARCHITECTURE …
进程一直等待，直到敏感信号( sensitivity list )表中任何一个信号事件才触发（执行）。进程之间是并行执行的语句！一旦触发，进程结构中的所有语句按顺序执行。在进程执行期间，所有信号值都被冻结，不允许以任何形式更新或改变。进程执行挂起（执行完一边）后，代入符号“<=“左边的各个信号值才能更新
语法十六：进程的声明
格式：
[进程名：] PROCESS [ （敏感信号表）]
变量说明语句
BEGIN
顺序说明语句
END PROCESS [ 进程名] ；
●注意
(1)进程结构内部的所有语句都是顺序执行的。
(2)多进程之间是并行的，都可访问结构体或实体中定义的信号。
(3)进程的启动是由信号敏感表所标明的信号来触发的。
(4)各进程之间的通信是由信号来传递的。
(5)进程的启动与执行过程
语法十七：顺序条件语句与并发条件语句
格式：
顺序
IF condition_1 THEN
sequence of statements;
ELSIF condition_2 THEN
sequence of statements;
ELSE
sequence of statements;
END IF;
并行语句：
a <= value1 WHEN condition1 ELSE
value2 WHEN conditon2 ELSE
value3;
语法十八：顺序选择case语句
格式：
CASE 条件表达式IS
WHEN 选择值[ | 选择值] => 顺序处理语；
WHEN 选择值[ | 选择值] => 顺序处理语；
……
[ WHEN OTHERS => 顺序处理语；]
END CASE
●注意
(1) CASE语句是无序的，所有表达式值都并行处理。
(2) 选择值必须枚举穷尽，不能重复。
(3) 不能穷尽的选择值用OTHERS表示。如STD_LOGIC等类型时有“X”
“H” “L” “W” “U”等，不可能穷举。
（4）选择值可有四种不同的表达
(1)单个普通数值，如4；
(2)数值选择范围，如(2 to 4)
(3)并列数值，如3 | 5
(4) 以上三种方式混合
看完这个估计，期末考试不成问题了！
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the internal nodes of the circuit .they are free to be used in description, when they are declared that they are exist, that they are signal, that they are named, taht they are of type.
电路的内部节点。当声明其是存在的、是信号，并命名、指定他们的类型，就可以在程序中任意使用它们。
2 、Dataflow description
In the jargon of VHDL, the style of coding that the outputs and inputs are related through Boolean or arithmetic operators and all statements operate concurrently, is called dataflow.
用VHDL语言的术语来说，输出与输入之间的关系是通过布尔或算术表达式描述的，且所有语句都是并发执行的，这种代码描述方式，被称为数据流描述。
3、Structural description
A structural description shows how we connect a number of units together to make a more complicated design, by the method of Instantiation.
结构描述是通过元件例化的方法，将多个单元电路连接成一个复杂电路的过程。
4、Concurrent execution
VHDL normally monitors all statements at the same time, and executes a statement when one of its right hand side (RHS) values changes. This is called:Concurrent execution。
VHDL语言同时监视所有语句，一旦某代入语句右边（RHS）有值的变化，就立即执行该语句，这就是所谓的：并行执行。
5、Sequential execution
each of the statements executes sequentially，i.e. one afer the other. where the order in which the statements are written affect the order in which they are executed. This is called:Sequential execution。
每条语句按顺序执行，即逐条。语句的书写顺序影响它们的执行顺序。这就是顺序执行。
6、The work library
the current working library，during VHDL design of the user。When designs are compiled they are placed into the library ready to be used by other designs. By default, the current working library is called work.
是用户在进行VHDL设计时的现行工作库，当设计编译后，就存放在(当前工作)库中，准备被其他设计调用。默认情况下，当前工作库名为work.
7、Instantiation
In the jargon of VHDL, Instantiation cases refers to components of the call.
在VHDL语言中，元件例化是指对元件的调用。
EDA期末考试考卷及答案
（A卷） 赣南师范学院 2010—2011学年第一学期期末考试试卷（A卷）（闭卷）年级 2008 专业电子科学与技术（本）课程名称 EDA技术基础 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 B A．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列 C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供 2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性B．器件的综合约束 C．器件外部特性与内部功能D．器件的内部功能 3．下列标识符中， B 是不合法的标识符。 A．State0 B．9moon C．Not_Ack_0 D．signall 4．以下工具中属于FPGA/CPLD集成化开发工具的是 D A．ModelSim B．Synplify Pro C．MATLAB D．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。 A．立即完成B．按顺序完成 C．在进程的最后完成D．都不对 6．以下关于CASE语句描述中错误的是 A A．CASE语句执行中可以不必选中所列条件名的一条 B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>” C．CASE语句中的选择值只能出现一次 D．WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A．STD_LOGIC_ARITH B．STD_LOGIC_1164 C．STD_LOGIC_UNSIGNED D．STD_LOGIC_SIGNED 8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→A →综合→适配→时序仿真→编程下载→硬件测试。 A．功能仿真B．逻辑综合C．配置D．引脚锁定 9．不完整的IF语句，其综合结果可实现 D A．三态控制电路B．条件相或的逻辑电路 C．双向控制电路D．时序逻辑电路 10．下列语句中，属于并行语句的是A A．进程语句B．IF语句C．CASE语句D．FOR语句11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。 A．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 B．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的 C．综合是纯软件的转换过程，与器件硬件结构无关 D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 12．CPLD的可编程是主要基于什么结构 D 。 A．查找表（LUT）B．ROM可编程 C．PAL可编程D．与或阵列可编程 13．以下器件中属于Altera 公司生产的是 B A．ispLSI系列器件B．MAX系列器件 C．XC9500系列器件D．Virtex系列器件 14.在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D A．if clk'event and clk = '1' then B．if clk'stable and not clk = '1' then C．if rising_edge(clk) then D．if not clk'stable and clk = '1' then 15．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数
重庆大学期末EDA复习纲要(优.选)
1、题型 填空10*2’简答4*5’分析3*10’（程序分析，画出对应波形图；给出程序，画出电路）设计2*15’（要求条例分明，逻辑清晰） 2、考点 一、EDA设计流程 1、E DA设计流程：设计输入、综合、适配、时序仿真及功能仿真、编程下 载、硬件测试 2、设计输入：图形输入、HDL文本输入。图形输入：原理图输入、状态图 输入和波形图输入。 3、时序仿真：接近真实器件运行特性的仿真，仿真文件中包含了器件硬件特 性参数，仿真精度高。 4、功能仿真：直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测 试，以了解其实现的功能是否满足原设计要求，仿真过程不涉及任何具体器件的硬件特性。设计耗时短，对硬件库、综合器等没有任何要求。一般先进行功能测试再进行时序仿真。 二、FPGA/CPLD 1、CPLD：乘积项原理FPGA:查找表原理 三、有限状态机设计 1、状态编码：状态位直接输出型编码、顺序编码、一位热键编码 2、状态位直接输出型编码：将状态编码直接输出作为控制信号，即output=state，要求对状态机个状态的编码做特殊的选择，以适应控制时序的要求。 3、顺序编码：000-→001-→010-→011-→100-→101-→110-→111,8位状态机只
需要三个状态机。 4、一位热键编码：用n个触发器实现具有n个状态的状态机，状态机中的每一位都由其中一个触发器的状态表示。 100000-→010000-→001000--→000100-→000010-→000001。 四、VHDL文字规则 1、整数、实数（必须带有小数点）、物理量文字（VHDL不接受此类文字），如：60s，100m 2、字符串：一维的字符数组。字符以单引号标示，字符串以双引号标示。文字字符串：双引号括起的一段文字。数字字符串，预定义的数据类型BIT的一位数组。B:二进制；O：八进制，每位位矢数组长度3；X：十六进制，每位位矢数组长度4。 3、标识符：必须以英文字母开头、必须是单一的下划线，且其前后必须是字母或数字；允许包含图形符号（回车、换行等），也允许包含空格。 4、操作符：逻辑操作符，关系操作符，算术操作符。 逻辑操作符：and，or，xor，xnor等等；关系操作符：=，<=,>=,<,>等等；算术运算符：加减乘除移位等等。 五、属性描述语句。 1、信号类属性：event，stable与之相反。对于目前的VHDL综合器，Event 只能用于if、when语句中。 2、数据区间属性：’range[(n)]以及’reverse_range[(n)]，两者返回次序相反，前者与原序列相同，后者相反。返回值是一个区间。 Eg：signal range1: in std_logic_vector（7 downto 0）。
EDA技术期末试卷(含答案)
班级 学号 姓名 密 封 线 内 不 得 答 题 一、单项选择题（30分） 1．以下描述错误的是 C A ．QuartusII 是Altera 提供的FPGA/CPLD 集成开发环境 B ．Altera 是世界上最大的可编程逻辑器件供应商之一 C ．MAX+plusII 是Altera 前一代FPGA/CPL D 集成开发环境QuartusII 的更新换代新产品 D ．QuartusII 完全支持VHDL 、Verilog 的设计流程 2．以下工具中属于FPGA/CPLD 开发工具中的专用综合器的是 B A ．ModelSim B ．Leonardo Spectrum C ．Active HDL D ．QuartusII 3．以下器件中属于Xilinx 公司生产的是 C A ．ispLSI 系列器件 B ．MAX 系列器件 C ．XC9500系列器件 D ．FLEX 系列器件 4．以下关于信号和变量的描述中错误的是 B A ．信号是描述硬件系统的基本数据对象，它的性质类似于连接线 B ．信号的定义范围是结构体、进程 C ．除了没有方向说明以外，信号与实体的端口概念是一致的 D ．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 B A ．Moore 型状态机其输出是当前状态和所有输入的函数 B ．与Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期 C ．Mealy 型状态机其输出是当前状态的函数 D ．以上都不对 6．下列标识符中， B 是不合法的标识符。 A ．PP0 B ．END C ．Not_Ack D ．sig 7．大规模可编程器件主要有FPGA 、CPLD 两类，下列对CPLD 结构与工作原理的描述中，正确的是 C 。 A ．CPLD 即是现场可编程逻辑器件的英文简称 B ．CPLD 是基于查找表结构的可编程逻辑器件 C ．早期的CPL D 是从GAL 的结构扩展而来 D ．在Altera 公司生产的器件中，FLEX10K 系列属CPLD 结构 8．综合是EDA 设计流程的关键步骤，在下面对综合的描述中， D 是错误的。 A ．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B ．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件 C ．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 D ．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的） 9．嵌套使用IF 语句，其综合结果可实现 A 。 A ．带优先级且条件相与的逻辑电路 B ．条件相或的逻辑电路 C ．三态控制电路 D ．双向控制电路 10．在VHDL 语言中，下列对时钟边沿检测描述中，错误的是 D 。 A ．if clk'event and clk = ‘1’ then B ．if falling_edge(clk) then C ．if clk’event and clk = ‘0’ then D ．if clk’stable and not clk = ‘1’ then 11．下列那个流程是正确的基于EDA 软件的FPGA / CPLD 设计流程 B A ．原理图/HDL 文本输入→适配→综合→功能仿真→编程下载→硬件测试 B ．原理图/HDL 文本输入→功能仿真→综合→适配→编程下载→硬件测试 C ．原理图/HDL 文本输入→功能仿真→综合→编程下载→→适配硬件测试； D ．原理图/HDL 文本输入→功能仿真→适配→编程下载→综合→硬件测试 12．在VHDL 语言中，下列对进程（PROCESS ）语句的语句结构及语法规则的描述中，正确的是 A 。 A ．PROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 B ．敏感信号参数表中，应列出进程中使用的所有输入信号 C ．进程由说明部分、结构体部分、和敏感信号参数表三部分组成 D ．当前进程中声明的变量也可用于其他进程 13．下列语句中，不属于并行语句的是 B A ．进程语句 B ．CAS E 语句 C ．元件例化语句 D ．WHEN …ELSE …语句 14．VHDL 语言共支持四种常用库，其中哪种库是用户的VHDL 设计现行工作 库 D A ．IEEE 库 B ．VITAL 库 C ．STD 库 D ．WORK 库 15．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A ．器件外部特性 B ．器件的综合约束 C ．器件外部特性与内部功能 D ．器件的内部功能 二、EDA 名词解释，写出下列缩写的中文含义（10分） 1．CPLD ：复杂可编程逻辑器件 2．ASIC ：专用集成电路 3．LUT ：查找表 4．EDA ：电子设计自动化 5．ROM ：只读存储器 三、程序填空题（20分） 以下是一个模为24（0~23）的8421BCD 码加法计数器VHDL 描述，请补充完整
EDA复习资料要点全
.- 主要知识点 1、从执行方式看VHDL的描述语句包括那些描述语句？ 用VHDL语言进行设计时，按描述语句的执行顺序进行分类，可将VHDL语句分为顺序执行语句（Sequential）和并行执行语句（Parallel）。 2、目前流行的硬件描述语言有那些？ 常用的硬件描述语言有ABEL-HDL AHDL.VHDL和 Verilog-HDL.而VHDL和Verilog-HDL是当前最流行的并成为IEEE标准的硬件描述语言。 3、MAX+PLUS2中各种文件的扩展名有哪些？ *.vhd *.sym *.gdf *.scf 4、基于MAX+PLUS2的设计流程 设计输入、编译处理、验证（包括功能仿真、时序仿真、和定时分析）和器件编程 5、目前较流行的EDA设计软件有那些？ ALTERA公司： MAX+PLUS II QUARTUS II（全新的EDA软件，正在逐步替代 MAX+PLUS) LATTICE莱迪思公司： isp EXPERT SYSTEM isp DesignExpert SYSTEM XILINX西林公司： FOUNDATION ISE（全新的EDA软件，正在逐步替代FOUNDATION）6、可编程逻辑器件的分类？按照变成工艺分哪些类？ SPLD 简单可编程逻辑器件 CPLD 复杂可编程逻辑器件 FPGA 现场可编程门阵列 ISP 在系统（线）可编程逻辑器件 按编程工艺分为：熔丝开关（一次可编程，要求大电流）可编程低阻电路元件（多次编程，要求中电压） EPROM型（紫外线擦除电可编程逻辑器件） E PROM型（电可擦写编程器件） 基于SRAM的编程元件 7、VHDL程序设计中常用的库有那些？哪些库是显式（默认打 开的）的，哪些是隐式的？P159 VHDL程序设计的常用库：IEEE库、STD库、WORK库、VITAL 库、用户定义库。 显示库：IEEE库用户定义库 VITAL库 隐式库：、STD库、WORK库 8、程序包由那两部分组成？分别有什么作用？ P161 程序包由两部分组成：程序包首和程序包体，程序包首为程序包定义接口，声明包中的类型、元件、函数和子程序。程序包体规定程序包的实际功能，存放说明中的函数和子程序。 9、常用的预定义程序包有哪些？如何调用？P163 常用的预定义的程序包：STD_LOGIC_1164程序包、 STD_LOGIC_ARITH程序包、STD_LOGIC_UNSIGNED和 STD_LOGIC_SIGNED程序包、STANDARD和TEXTIO程序包。 10、目前国际上较大的EDA器件制造公司有那些？ ALTERA公司、LATTICE莱迪思公司、XILINX西林公司11、VHDL常用的预定义数据类型有哪几种，分别在哪些程序包 中？如何调用？ 答：布尔（BOOLEAN）数据类型，位（BIT）数据类型，位矢量（BIT_VECTOR）数据类型，字符（CHARACTER）数据类型。 12、数据类型的转换有哪几种方法？P114 函数转换法、类型标记转换法和常数转换法。 13、可以构成标识符的字符有？ 有效的字符：（1）包括26个大小写英文字母，数字0～9以及下划线“_”。（2）任何标识符必须以英文字母开头。（3）必须是单一下划线“_”，且其前后都必须有英文字母或数字。（3）标识符中的英文字母不分大小写。（4）允许包含图形符号（如回车符、换行符等），也允许包含空格符。（5）VHDL的保留字不能用于作为标识符使用。 14、可编程器件（PLD）分为哪两类？ 答：根据编程特性分为一次编程和重复编程两类 15、标准逻辑位数据类型常用的数值有哪几种？ ‘U’--未初始化的，‘X’--强未知的，‘0’--强0，‘1’--强1，‘Z’--高阻态，‘W’--弱未知的，‘L’--弱0，‘H’--弱1，‘-’--忽略。 16、完整的条件语句将产生什么电路，不完整的条件语句将产 生什么电路？ 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路 17、信号和变量有什么区别？P121 （1）信号赋值至少有δ延时，而变量赋值没有延时。 （2）信号除当前值外有许多相关的信息，而变量只有当前值。（3）进程对信号敏感而对变量不敏感。 （4）信号可以是多个进程的全局信号；而变量只在定义它们的顺序域可见（共享变量除外）。 （5）信号是硬件中连线的抽象描述，它们的功能是保存变化的数据和连接子元件，信号在元件的端口连接元件。变量在硬件中没有类似的对应关系，它们用于硬件特性的高层次建模所需要的计算中。 （6）信号赋值和变量赋值分别使用不同的赋值符号“<=”和“：=”，信号类型和变量类型可以完全一致，也允许两者之间相互赋值，但要保证两者的类型相同。 18、VHDL作为工业标准，是由那个机构制定并公布的。 IEEE 19、实体部分的端口模式有四个类型。 O U T单向输出端口 I N单向输入端口 I N O U T输入输出双向端口 BUFFER 反馈式双向端口
(完整版)EDA期末考试题1
1.一个项目的输入输出端口是定义在（ A ）1-5 ACDCD 6-10 CCACA A. 实体中；. B. 结构体中； C. 任何位置； D. 进程中。 2. MAXPLUS2中编译VHDL源程序时要求( C ) A. 文件名和实体可以不同名； B. 文件名和实体名无关； C. 文件名和实体名要相同； D. 不确定。 3. VHDL语言中变量定义的位置是(D ) A. 实体中中任何位置； B. 实体中特定位置； C. 结构体中任何位置； D. 结构体中特定位置。 4.可以不必声明而直接引用的数据类型是(C ) A. STD_LOGIC ； B. STD_LOGIC_VECTOR； C. BIT； D. ARRAY。 5. MAXPLUS2不支持的输入方式是(D ) A 文本输入；.B. 原理图输入；C. 波形输入；D. 矢量输入。 6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是( C ) A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件； C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。 7.下面不属于顺序语句的是( C ) A. IF语句； B. LOOP语句； C. PROCESS语句； D. CASE语句。 8. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是( A ) A. 器件外部特性； B. 器件的内部功能； C. 器件的综合约束； D. 器件外部特性与内部功能。 9. 进程中的信号赋值语句，其信号更新是( C ) A. 按顺序完成； B. 比变量更快完成； C. 在进程的最后完成； D. 都不对。 10. 嵌套使用IF语句，其综合结果可实现：(A ) A. 带优先级且条件相与的逻辑电路； B. 条件相或的逻辑电路； C. 三态控制电路； D. 双向控制电路。 一、单项选择题：（20分） 1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述
EDA期末考试题大全
附带： 一．问答题 1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？ ●信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。信号赋值语句在进程内 或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。 ●信号赋值符号为“<=”变量赋值用“:=”。信号赋值符号用于信号赋值动作，不立即生效。 变量，赋值符号用于变量赋值动作，立即生效。 2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？ ●进程的“敏感信号表”也称敏感表，是进程的激活条件，可由一个或多个信号组成，各信号 间以“，”号分隔。当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。 3什么是库、程序包、子程序、过程调用和函数调用？ ●库和程序包用来描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可查询、 调用。子程序由过程和函数组成。在子程序调用过程中，过程能返回多个变量，函数只能返回一个变量。若子程序调用的是一个过程，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。过程调用、函数调用都是子程序调用。 二．改错题 1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC类型的 信号，请判断下面给出的CASE语句程序片段：
●CASE sel IS ●WHEN“00”=>q<=a； ●WHEN“01”=>q<=b； ●WHEN“10”=>q<=c； ●WHEN“11”=>q<=d； ●END CASE； ●答案：CASE语句缺“WHEN OTHERS”语句。 2.已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC类型的输入端口，请判断下面给出的程序片段： ●LIBRARY IEEE； ●USE IEEE.STD_LOGIC_1164.ALL； ●ENTITY add IS ● PORT（data_in1, data_in2：IN INTEGER； ● data_out：OUT INTEGER）； ●END add； ●ARCHTECTURE add_arch OF add IS ●CONSTANT a:INTEGER<=2； ●BEGIN ●data_out<=( data_in1+ data_in2) * a； ●END addsub_arch； 答案：常量声明时赋初值的“<=”符号应改用“:=”符号。 3.已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段： ●ARCHITECTURE test_arch OF test IS ●BEGIN ●SIGNAL B：STD_LOGIC； ●Q<= B； END test_arch 答案：信号SIGNAL的声明语句应该放在BEGIN语句之前。 4.已知A和Q均为BIT类型的信号，请判断下面的程序片段： ●ARCHITECTURE archtest OF test IS ●BEGIN ●CASE A IS ●WHEN ‘0’=>Q<=‘1’； ●WHEN ‘1’=>Q<=‘0’； ●END CASE； ●END archtest； 答案：CASE语句应该存在于进程PROCESS内。 三．程序设计 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；
EDA复习题(终)(2)精编版
《电子设计自动化》复习题 一．选择题 1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_____C__。 A. CPLD即是现场可编程逻辑器件的英文简称； B. CPLD是基于查找表结构的可编程逻辑器件； C. 早期的CPLD是从GAL的结构扩展而来； D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构； 2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___C______是错误的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的 网表文件； B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并 且这种映射关系不是唯一的； C.综合是纯软件的转换过程，与器件硬件结构无关； D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为_____B_____。 A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； B.提供设计的最总产品----掩膜； C.以网表文件的形式提交用户，完成了综合的功能块； D.都不是。 4．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的___B___。 A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计； B.原理图输入设计方法无法对电路进行功能描述； C.原理图输入设计方法一般是一种自底向上的设计方法； D.原理图输入设计方法也可进行层次化设计。 5．嵌套使用IF语句，其综合结果可实现_____A___。 A.带优先级且条件相与的逻辑电路； B.条件相或的逻辑电路； C.三态控制电路； D.双向控制电路。 6．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行
(完整)EDA试题及答案,推荐文档
2013年电子系统设计考试试题--考试时间21号56节--公共409 一、填空题 1. Verilog的基本设计单元是模块。它是由两部分组成，一部分描述接口；另一部分描述逻辑功能，即定义输入是如何影响输出的。 2. 用assign描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。 3．在case语句中至少要有一条default语句. 4. 已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111，而y的4位的补码为4’b0110 . 5. 两个进程之间是并行语句。而在Always中的语句则是顺序语句。 二、简答题 1. 怎样理解在进程语句中，阻塞语句没有延迟这句话？ 答：这是因为在进程语句中，有阻塞语句和非阻塞语句这两种，非阻塞语句是有延迟的，而阻塞语句也是有延迟的，这是因为因果系统都有延迟，只是阻塞语句的延迟比非阻塞语句的延迟小于若干个数量级，因此可视为没有延迟。 2.在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？ 答：在进程中，只有当敏感信号是边沿触发（即上升沿或下降沿）时，此时综合为时序电路；而在进程中只有当敏感信号是电平沿触发时，此时综合为组合电路。 3.为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？ 答：这是因为，在Verilog语言中，它是为电路设计而设计的一门语言，它与高级语言不同，若循环的次数不确定，则会带来不确定的延迟，而这在电路中是不允许存在的，故综合只能支持次数确定的循环，即对于一个具体的芯片，其延迟只是一个定值。 4．Verilog HDL语言进行电路设计方法有哪几种? 答：①自上而下的设计方法（Top-down）；②自下而上的设计方法（Bottom-Up） ③综合设计的方法。 5．specparam语句和parameter语句在参数说明方面不同之处是什么? 答：1.specparam语句只能在延时的格式说明块（specify）中出现，而parameter语句则不能再延时说明块内出现。 2.由specparam语句进行定义的参数只能是延时参数，而由parameter语句定义的参数可以是任何数据类型的参数。 3.由specparam语句定义的延时参数只能在延时说明块内使用，而由parameter语句定义的参数则可以在模块内（该parameter语句之后）的任何位置说明。 三、选择题： 1、下列标示符哪些是合法的（B） A、$time B、_date C、8sum D、mux# 2、如果线网类型变量说明后未赋值，起缺省值是（D） A、x B、1 C、0 D、z 3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A） A、4’b1101 B、4’b0011 C、4’bxx11 D、4’bzz11 4、reg[7:0] mema[255:0]正确的赋值是（A） A、mema[5]=3’ d0, B、8’ d0; C、1’ b1; D、mema[5][3:0]=4’ d1 5、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D) module code(x,y); module top; paramee delay1=1,delay2=1; …………….
EDA基础知识复习要点.doc
EDA知识要点： 2.VHDL 数据对象有:（1）常量（CONSTANT）（2）变量（VARIABLE）（3）信号（SIGNAL） 3.VHDL语言中的逻辑操作符有：AND与、OR或、NOT非、NAND与非、NOR或非XOR异或、XNOR同或七种 4.目前较流行的集成EDA开发环境（软件）有:MAX+PULSII和QUARTUS II 5.什么是EDA技术？EDA 技术就是以计算机为工作平台、以EDA软件工具为开发环境、以硬 件描述语言为设计语言、以ASIC（App 1 ication Specific Integrated Circuits）为实现载体的电子产品自动化设计的过程 8.简述EDA技术经历了那几个发展阶段。1）. CAD （计算机辅助设计）阶段 2）. CAE（计算机辅助工程）阶段3）. ESDA （电子系统设计自动化）阶段 9.写出元件例化语句语句格式，并说明其作用。元件例化语句山两部分组成，前一部分是把一个现成的设计实体定义为一个元件，第二部分则是此元件与当前设计实体中的连接说明，它们的完整的语句格式如下： COMPONENT 元件名TS 一元件定义语句 GENERIC （类属表）； PORT （端口名表）; END COMPONENT ； 例化名：元件名PORT MAP （一元件例化语句 ［端口名二＞］连接端口名，...）； 10.试比较图形输入法和文本输入法有何优缺点？ 11.结构体的语言格式与作用。 ARCHITECTURE结构体名0F实体名IS （说明语句）用来说明和定义数据对象类型等，可省略 BEGIN （功能描述语句）用来描述内部电路功能的，不可省略 END ARCHITECTURE 结构体名； 结构体用来描述设计实体的结构或行为，即描述一?个实体的功能，把设计实体的输入和输出 之间的联系建立起来。
EDA考试题目+答案
简答： 1.VHDL中变量与信号的主要区别 一、变量是一个局部量，只能在进程和子程序，无延时，立即发生，主要作用是在进程中作为临时的数据存储单元。 从VHDL语句功能和行为仿真来看，信号与变量的差异主要表现在接受信息的方式和信息保持与传递的区域大小上。 （1）如：信号可以设置传输延迟量，而变量则不能； （2）如：信号可作为模块间的信息载体，如在结构体中个进程间传递信息；变量只能作为局部的信息载体，如只能在所定义的进程中有效。 （3) 变量的设置有时只是一种过渡，最后的信息传输和界面间的通信都是靠信号来完成综合后的信号将对应更多的硬件结构。 2.ASIC、FPGA、EDA、ISP的含义 ASIC：专用集成电路FPGA：可编程逻辑器件EDA：电子设计自动化ISP：因特网服务提供商 3.常用的库的名称（IEEE STD WORK VITAL） 5.进程语句的特点 （1）进程与进程，或其它并行语句之间的并行性，体现硬件电路并行运行特征。 （2）进程内部的顺序语句具有顺序与并行双重性。顺序行为体现硬件的逻辑功能，并行行为体现硬件特征。 进程内部使用顺序语句，对一个系统进行算法、行为和逻辑功能进行描述，可以具有高抽象性的特点，可以与具体的硬件没有关联。 这种顺序仅是指语句执行上的顺序（针对于HDL的行为仿真），并不意味着PROCESS语句在综合后所对应的硬件逻辑行为也同样具有顺序性。
VHDL程序无法进行诸如软件语言那样的“单步”调试，因为整个程序是一个整体，不能割裂每一句，只能通过仿真波形来了解程序的问题。 （3）进程有启动与挂起两种状态。 （4）进程与进程，或其它并行语句之间通过信号交流。 （5）时序电路必须由进程中的顺序语句描述，而此顺序语句必须由不完整的条件语句构成。推荐在一个进程中只描述针对同一时钟的同步时序逻辑，而异步时序逻辑或多时钟逻辑必须由多个进程来表达。 6.实体定义时端口方向OUT与BUFFER有何不同? OUT：输出端口。定义的通道为单向输出（写）模式，即通过此端口只能将实体内的数据流向外部。 BUFFER：缓冲端口。其功能与INOUT类似，区别在于当需要输入数据时，只允许内部回读输出的信号，即允许反馈。 如：在计数器的设计中，将计数器输出的计数信号回读，作为下一次计数的初值。 与OUT模式相比，BUFFER回读信号不是由外部输入的，而是由内部产生、向外输出信号。 即OUT结构体内部不能再使用，BUFFER结构体内部可再使用。
EDA考试复习试题及答案
EDA考试复习试题及答案 EDA考试复习试题及答案 一、选择题：(20分) 1.下列是EDA技术应用时涉及的步骤： A.原理图/HDL文本输入; B.适配; C.时序仿真; D.编程下载; E.硬件测试; F.综合 请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程： A→___F___→___B__→____C___→D→___E____ 2.PLD的可编程主要基于A.LUT结构或者B.乘积项结构： 请指出下列两种可编程逻辑基于的可编程结构： FPGA基于____A_____ CPLD基于____B_____ 3.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。 对于A.FPGAB.CPLD两类器件： 一位热码状态机编码方式适合于____A____器件; 顺序编码状态机编码方式适合于____B____器件; 4.下列优化方法中那两种是速度优化方法：____B__、__D__ A.资源共享 B.流水线 C.串行化 D.关键路径优化 单项选择题：
5.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中， ___D___是错误的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件; B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束; C.综合可理解为，将软件描述与给定的'硬件结构用电路网表文 件表示的映射过程，并且这种映射关系不是唯一的。 D.综合是纯软件的转换过程，与器件硬件结构无关; 6.嵌套的IF语句，其综合结果可实现___D___。 A.条件相与的逻辑 B.条件相或的逻辑 C.条件相异或的逻辑 D.三态控制电路 7.在一个VHDL设计中Idata是一个信号，数据类型为 std_logic_vector，试指出下面那个赋值语句是错误的。D A.idata<=“00001111”; B.idata<=b”0000_1111”; C.idata<=X”AB”; D.idata<=B”21”; 8.在VHDL语言中，下列对时钟边沿检测描述中，错误的是 __D___。 A.ifclk’eventandclk=‘1’then B.iffalling_edge(clk)then
《EDA》试题B答案
2007 至2008学年度第二学期期末考核 《EDA》试题（开卷） 卷号：B 时间：120 分钟 2008 年6 月 专业：电子信息工程学号：姓名： 一填空题（20分） 1、VHDL 2、DEVICE.LIB SYMBOLS.LIB 3、实际零件焊接到电路板时所指示的外观和焊点的位置 4、电子设计自动化电子CAD技术 5、A L T E R A，X I L I N X 6、WAIT 7、电路连接 8、SRAM-BASE 9、2.54mm 300mil 10、元件外观和元件引线端子的图形 二名词解释（20分） 1 PLD/FPGA PLD是可编程逻辑器件（Programable Logic Device）的简称，FPGA是现场可编程门阵列（Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA。 2.过孔 当需要连接两个层面上的铜膜走线时就需要过孔（Via）,过孔 又称为贯孔、沉铜孔和金属化孔。 过孔分为穿透式（Through）、半隐藏式(Blind)和隐藏式(Buried) 3.铜膜线 就是连接两个焊盘的导线，称为Track，一般铜膜线走线在不 同层面取不同的走向，例如顶层走水平线，则底层走垂直线。顶 层和底层走线之间的连接采用过孔（Via）连接。 4 PROM、PAL和PLA PROM：与阵列固定，或阵列可编程，一般用作存储器，其输入为存储器的地址，输出为存储器单元的内容。但输入的数目太大时，器件功耗增加，其局限性大。 PLA：与或阵列均可编程，但是其慢速特性和相对PAL、PROM而高得多的价格妨碍了它被广泛使用。PAL：或阵列固定，与阵列可编程，其第二代产品GAL具有了可电擦写、可重复编程、可设置加密的功能。 5 自顶向下的/自下而上的设计方法 自下而上的设计方法，使用该方法进行硬件设计是从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计，自顶向下的设计方法就是从系统的总体要求出发，自顶向下分三个层次对系统硬件进行设计。 第一个层次是行为描述第二个层次是数据流描述第三个层次为逻辑综合
EDA复习总结
一．名词解释 EDA 电子自动化设计electronic design automation FPGA 现场可编程门阵列field programmable gate array CPLD 复杂可编程逻辑器件complex programmable logic device ASIC 特定用途集成电路application specific integrated circuit IP 知识产权intellectual property SOC 片上系统system on a chip FSM 有限状态机finite state machine MPW 多用途晶圆multi project wafer DSP 数字信号处理器digital signal processor MCU 微程序控制器micro control unit HDL 硬件表述语言hardware description language VHDL 超高速集成电路硬件描述语言 very high speed integrated circuit hardware description language 二．简答题 1.top-down方法：从系统硬件的高层次抽象描述向低层次物理描述的一系列转化过程。从顶向下设计由功能级，行为级描述开始；寄存器传输（RTL）级描述为第一个中间结果，再将RTL级描述由逻辑综合网表或电路图；利用EDA工具将网表自动转换换成目标文件下载到现场可编程门阵列|复杂可编程逻辑器件或通过自动布局布线设计成专用集成电路，从而得到电路与系统的物理实现。 2.逻辑综合主要通过综合工具，依据设计人员设定的时序，面积等约束条件，将与工艺无关的RTL级的电路逻辑描述程序，转化为与工艺相关的电路，是将程序设计转化为硬件实现的重要环节。 3.简述可编程器件与ASIC在设计应用成本等方面的优缺点 面向可编程逻辑器件的设计其设计投入资金小，风险小，开发周期短，调试灵活，易学易用，而ASIC设计的设计资金投入大，流片费用都很昂贵，研发投片制作其有一定的失败风险，且其开发周期较长，调试改动设计都比较困难，不过，产品进入大批量生产后，ASIC 成品的成本往往低于可编程器件成本。 4.top-down过程分为：行为级描述，寄存器传输(RTL)级描述,逻辑综合，物理实现。 5.VHDL描述方式：行为级描述，RTL级描述方式，结构级描述方式。 6.仿真过程：行为级仿真，RTL仿真，门级仿真，后仿真。 7.Top-down设计方法特点： 1）在系统设计早期就能发现设计中存在的问题，并尽可能在早期设计阶段就能解决问题。 2）自动化 8.top-down优势 1）在系统设计早期发现设计中存在的问题，提高设计的一次成功率。
EDA(FPGA)期末考试试题
这是长期总结的EDA期末考试试题 试题一 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。 (2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。 (3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。 (4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 2-1 叙述EDA的FPGA/CPLD设计流程。 P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么? 答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P34~36 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。 说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。 3-2 什么是基于乘积项的可编程逻辑结构? P33~34，40 答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。 3-3 什么是基于查找表的可编程逻辑结构? P40~41 答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。 3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P54~56 答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。 4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX221 IS PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号 s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC);--输出端 END ENTITY; ARCHITECTURE ONE OF MUX221 IS SIGNAL tmp : STD_LOGIC; BEGIN