分频器的设计

首先讲一下单元：

一般情况下，我们对单元按频率会划分为超高音，高音，中高音，中音，重低音，低音，超低音

超高音：負責22kHz以上的頻率

高音：負責5000Hz~22kHz頻率.

中音：負責1500~5000Hz頻率

低音：負責1500Hz以下頻率

超低音(增加)負責200Hz以下頻率

也有网友提出其他的划分标准

以A音（C调的“哆来咪法嗦啦西”的“啦”音，频率为440赫兹）为基准音，以倍频的形式向下三个八度向上五个八度，把全音域分为八个八度，一个个八度就是音响上常说的一个倍频程（1oct)。具体的划分是这样的：

55－110赫兹，110－220赫兹，220－440赫兹，440－880赫兹，880－1760赫兹，1760－3520赫兹，3520－7040赫兹，7040－14080赫兹，共八段（八个八度）。这样就很清晰的看出频段的划分了。

110赫兹以下－超低频；

110－220赫兹－低频；

220－440赫兹－中低频；

440－880赫兹－低中频；

880－1760赫兹－中频；

1760－3520赫兹－中高频；

3520－7040赫兹－高频；

7040赫兹以上－超高频。

还有两种频段划分方法

以“E”音划分

-20 次低频

20-40 极低频

40-80 低频下段

80-160 低频上段

320-640 中频中段

640-1280 中频上段

1280-2560 高频下段

2560-5120 高频中段

5120-10240 高频上段

10240- 极高频

以“C”划分

-63 极低频

63-125 低频下段

125-250 低频上段

250-500 中频下段

500-1K 中频中段

1K-2K 中频上段

2K-4K 高频下段

4K-8K 高频上段

8K- 极高频

分频器的主要元件：电阻，电感，电容

电阻在分频器中的作用：调整灵敏度

电感：其特性是阻挡较高频率，只让较低的频率通过电容：其特性与电感刚好相反，也就是阻挡频率通过

电容器：当电容器两端加载电压的时候，两端就会感应并存储电荷，所以电容器是一个临时的储存电能的器件，当电容器两端电压变化很快的时候【即高频】，由于电压变化太快导致两端感应电荷也同步地变化，也就等效于有电流流过电容器，而当频率很低的时候，电容器两端电压变化很慢，近似没有电流流过。所以说电容器是阻低频通高频的。

线圈[电感]：当有电流通过的时候，如果电流的大小和方向发生变化，线圈会产生感应电动势【电压】，它与原来的电压方向相反，即线圈是阻碍变化的电流通过的，当电流变化很快的时候，线圈产生的负电压会很大【根据公式伏电压和频率成正比】，所以线圈是阻高频通低频的。【因为频率很低的时候近似负电压很低或为0，即可以让低频电流顺利通过】

所以音箱分频器采用了上图结构，具体分析：

连接高音喇叭的电路：让电流先流过电容器，阻止低频，让高频通过，并且喇叭与一个线圈并联，让线圈产生负电压，那么这个电压对于高音喇叭来说正好是一个电压补偿，于是可以近似地逼真还原声音电流。

连接低音喇叭电路：电流先流过线圈，这样高频部分被阻止，而低频段由于线圈基本没有阻碍作用而顺利通过，同样，低音喇叭并联了一个电容器，就是利用电容器在高频的时候产生一个电压来补偿损失的电压，道理和高音喇叭端是一样的。

可以看出，分频器充分利用的电容器和线圈的特性达到分频。但是，线圈和电容器在各自阻碍的频率段内终究还是消耗了电压的，所以电路分频器会损失一定的声音，其补偿措施也有很多，由于笔者知识不够，难以说的很清楚。而电子分频就解决了这个问题，当声音输入到功放之前就先分频，然后对不同的频段使用专门的放大电路进行放大，这样的话声音失真小，还原逼真。但是电路复杂，造价昂贵

以前以为 2阶就是2路，所以也说一下概念，免得初烧的网友跟我以前一样理解

分频器的“路”，也就是分频器可以将输入的原始信号分成几个不同频段的信号，我们通常说的二分频、三分频，就是分频器的“路”。

一个无源分频器，本质上就是几个高通（电容）和低通（电感）滤波电路的复合体，而这些滤波电路的数量，就是上面所说的“路”。但是在每一个滤波电路中，还有更精细的设计，换句话说，在每一个滤波电路中，都可以分别经过多次滤波，这个滤波的次数，就是分频器的“阶”。

因此有“双路一阶分频器”，“双路二阶分频器”。

ww6103

2009-7-30 16:43:07

扬声器的构造原理

a1.jpg

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a4.gif

从世界上最简单的分频器开始慢慢往复杂了说：

2路1阶分频

2路2阶分频

2路3阶分频

2路4阶分频

3路1阶分频

3路2阶分频

3路3阶分频

3路4阶分频

什么样的单元，用几阶分频，原理是什么，效果怎么样，这是淫者见淫的，也请大家提提自己的看法

单元灵敏度调整

单元某频段增益，衰减

更为复杂的请老烧们补充。

2路当然是高音，低音

根据电感和电容的工作原理，在高音电路中串一个高通（电容C，把低频的信号过滤掉），在低音的电路中串一个低通（电感L，把高频过滤掉）

C=0.159 / RH F

L=RL / 6.28 F

式中的:

RH = 高音阻抗值

RL = 低音阻抗值

F = 分頻點

模糊的过程。

1.gif

先人2路2阶的几种不同参数搭配

宁克-锐

C1 = 0.0796 / RH F L1 = 0.3183 RL / F C2 = 0.0796 / RF F L2 = 0.3183 RH / F

贝塞尔

C1 = 0.912 / RH F L1 = 0.2756 RL / F

C2 = 0.0912 / RL F L2 = 0.2856 RH / F

巴特沃斯

C1 = 0.1125 / RH F L1 = 0.2251 RL / F C2 = 0.1125 / RL F L2 = 0.2251 RH / F

契比雪夫

C1 = 0.1592 / RH F L1 = 0.1592 RL / F C2 = 0.1592 / RL F L2 = 0.1592 RH / F

式中的:

RH = 高音阻抗值

RL = 低音阻抗值

F = 分頻點

2.gif

上面多次提到阻抗。我就已我理解的历程来说，以前一直停留在直流电的世界里，把阻抗理解为电阻。所以认为单元上大多印有4欧，6欧，8欧，就是它们的恒定电阻，所以看到阻抗曲线的时候自己傻了，电阻怎么会变？

阻抗=元件本身的直流电阻+感抗（电感对电流变化的阻碍作用）向量（向量就是有方向性的，有正负的）值+容抗（电容对电流变化的阻碍作用）的向量值。

每一个额定电感量和额定电容量的电感和电容对某一个频率的信号变化的阻碍作用是不一样的，所以在信号的频率发生变化的时候，单元的阻抗就会呈现出曲线。因为单元的音圈本身就是一个电感，电感当然自身也有直流电阻。

一般来说高音单元的阻抗曲线较为平直，低音单元在某一个频段的阻抗会表现出明显的峰值。因此低音在分频电路中总是需要被特殊照顾。

当然设计是建立在参数的基础上的，很多参数是建立在测量的基础上的，本贴着重探讨的是设计。

当然光有测量也无济于事，对于一个单元，测量出它的频响曲线不完美，我们可以通过设计激励或衰减电路来改善它的不完美。

因为我们毕竟不是每个人都有很多米，可以随便买大厂比较完美的单元。

楼主的频段划分出处？看到有人说：音响的高频是指那些频段？低频又是指那些频段？各个频段都是包含什么样的频率范围？可能有些人就概念模糊，或者说法不统一了，下面我来给大家讲解一下，把概念搞清楚。

音响其实是和音乐密切相关的，音乐上，以A音（C调的“哆来咪法嗦啦西”的“啦”音，频率为440赫兹）为基准音，以倍频的形式向下三个八度向上五个八度，把全音域分为八个八度，一个个八度就是音响上常说的一个倍频程（1oct)。具体的划分是这样的：

55－110赫兹，110－220赫兹，220－440赫兹，440－880赫兹，880－1760赫兹，1760－3520赫兹，3520－7040赫兹，7040－14080赫兹，共八段（八个八度）。这样就很清晰的看出频段的划分了。

110赫兹以下－超低频；

110－220赫兹－低频；

220－440赫兹－中低频；

440－880赫兹－低中频；

880－1760赫兹－中频；

1760－3520赫兹－中高频；

3520－7040赫兹－高频；

7040赫兹以上－超高频。

既然多次提到频响曲线，就来说说频响的概念。因为这个概念延伸出来的内容比较复杂，我搜索了搬过来。。。

在电子学上用来描述一台仪器对于不同

频率的信号的处理能力的差异。同失真一样，这也是一个非常重要的参数指标。一个“完美”的

交流放大器，应该在频响指标上具有如下的素质：对于任何频率的信号都能够保持稳定的放大

率，并且对于相应的负载具有同等的驱动能力。显然这在目前技术水平下是完全不可能的，那么

针对不同的放大器就有了不同的“前缀”，对于音频信号放大器（功率放大器或者小信号放大

器）来说，我们还应该加上如此的“前缀”：在人耳可闻频率范围内以及“可能”影响到该范围

也就是说只要放大器对这个频率范围内的信号能够达到“标准”即可。实际上，根据研究表明，

高于这个频段以及部分低于这个频段的一些信号虽然“不可闻”，但是仍然会对人的听感产生影

响，因此，这个范围还要再扩大，在现代音频领域中，这个范围通常是5～50KHz,某些高要求的放

大器甚至会达到0.1~数百KHz。

但是，上述要求表面上好像是比“完美”低了很多，却仍然是“不可能完成的任务”，目前我们

连这样的要求也不可能达到。于是，就有了“频响”这个指标。（附言：指标本身就代表着“不

完美”，如果一切都“完美”了，指标也就没有存在的理由了。）

放大器有两种失真：线性失真和非线性失真。我们通常把后者叫做“失真”，而把前者用其它方

式表达出来。非线性失真我们已经知道了是一种什么情况了。而线性失真就是指频率和相位方面

的“误差”，即频率失真和相位失真。

频率失真及其产生原因

频率失真是一种“线性失真”，意思是说，发生这种失真时放大器的输出信号波形和输入波形仍

然是“相似形”，它不会使放大器对要处理的信号产生“形变”。一个单纯的频率失真可以看成

放大器对于不同频率的信号放大倍数不同，例如，1个十倍放大器，对1KHz的信号的放大倍数是10

倍，而对于10KHz的交流信号可能放大倍数就变成了9.99倍，于是，我们就可以说这台放大器有频

率失真了。在电声学上，我们把这种现象称为“频响曲线的不平直”，这里面的“曲线”我们稍

后再讲。

对于一台放大器来说，产生频率失真的原因非常多。和多放大器的内在特性都会影响到这个参

导致频率失真：

1、元器件的固有频率特性决定，这是最根本的原因，后面的一些原因实际上都源于这里。

2、采用负反馈技术放大器的开环特性以及负反馈电路本身的频响特性决定。

3、放大器的非线性失真对于测量方法引入的“测量误差”

4、放大器的电路设计导致传输特性的非理想化

5、安装和制造工艺不完善，引入的外界交流干扰信号导致频响的不平直。

谈到这里，我们会发现，这里有很多原因似乎和“测量方法”有关，所以有必要提一下频响是如

何测量和定标的。

频率失真（频响）的测试方法与标注

任何可以倍写上说明书的“指标”都是必须借助仪器来测量的，这些指标必须有一个共同的特

点，就是“可重复性”，也就是说，只要你用同样的设备，就可以重复得到相同货相近的测量结

果。我们把这一类指标称为“客观指标”，频响当然是属于此类。

频响的测量方法很简单，在放大器的输入端接入一个标准信号发生器，这个信号发生器可以产生

标准的正弦波信号，并且可以通过调节使得这个发生器的输出信号的频率发生变化，而幅度不

变。在放大器的输出端接一个标准的纯阻性负载，并且接一个交流电平表，通过读取电平表的数

据，就可以测量该放大器的频响特性了。测量时，为了保证测试结果的可靠和准确，要尽量多地

在测试频率范围内选取不同的频率，通常采用的是“对数采样法”，即从一个标准频率（例如

1KHz）开始，按照2倍关系向上和向下取点，例如2K、4K、8K……,500、250、125、62.5……，如

果嫌这个间隔太大，可以缩小倍数，例如√2，√2/2等等。将这些对应的频率的输出电平（单位

是dB）记录下来，并经过统计计算就可以了。

应该使多少呢？不是我要卖关子，而是这里的“玄机”非常大。由于放大器的特性的不完美，所

以会导致放大器在不同的工作状态下的频响特性发生变化。这叫“测试条件”。我们时常发现，

两个质量完全不同的放大器在频响指标上“好像没什么差别”，是那个质量差的放大器在“说

谎”吗？非也，是测试条件根本不同。

放大器在不同的输出功率下，其频响是不同的，通常输出功率越大，其频响指标就越差。而一个

比较负责任的指标标注，应该指“在该放大器的最大不失真功率下测量的指标”，而一些厂家为

了回避大功率输出下放大器特性的劣化，使得该指标“看起来好看”，往往采用的是“标准测试

方式”，也就是说，在给定放大器放大倍数（增益）的条件下进行测试，而这个放大倍数通常是

1。显然，多数放大器是用来“放大”的，所以这个测试方法实际上并不全面，但是“出于商业目

的和测试标准的允许”，这个测试仍然倍认为是“正确”的。这样，我们就应该注意了，看指标

的时候不能只关心那些数值，而应该和测试条件联系起来看。没有测试条件的指标是毫无意义

的。

标准的频响标注方法是XHz~YHz±ZdB，这里的X是指低端频率，Y指高端频率，也就是测试频率的

范围，Z表示的是在这个频率范围内，放大器放大倍数的差异。

很遗憾的是，单单看资额嘎指标还是不能完全了解这个放大器的频响特性，于是厂家又给出了另

一种表示形式－频响曲线。

频响曲线的两个重要特征

频响曲线是在上述的测试电路中，使信号发生器的输出信号频率发生连续变化（即通常说的

频”）并保持幅度不变，在输出端通过示波器或者其它一些记录仪将放大器对于这种连续变化相

应的输出电平记录下来，就可以在一个座标上描绘出一个电平对应频率的曲线。这个座标的纵坐

标是电平，横坐标是频率。纵坐标的单位是dB，横座标的单位是Hz（或KHz）。为了记录方便，横

坐标的标尺为对数型的，纵坐标则是线性的。

我们可以看看各个厂家提供的不同器材的频响曲线，我们会发现，即使两个看起来频响指标完全

相同的器材，其频响曲线也是非常不同的。这里我们暂且不讨论频响曲线不同对音质产生的影

响，只看频响曲线有那些重要特征需要注意。这里要着重注意两个特征：平和直。平是指放大器

在工作频率范围内频响的最大差距。这里我们需要注意的是“工作频率”，对于音频设备来说，

我们应该关心的是20～20KHz这一段的情况，如果要求很高，可以将范围扩大到5～40KHz，这已经

是足够了。我们可以看看下图：

图中有5条曲线，其中第一条是“理想”的放大器的频响曲线，这是完全不可能的，只能作为一个

理论上的东西，同样，2、3也是不可能的，没有一个放大器的频响特性会是一条完美的直线，不

管是平的还是斜的都不可能。因此我们需要放宽一下要求，对于平直的概念需要做一些退让。

我们看到的绝大多数音响器材的频响曲线都应该和4、5图相似。在这些曲线中，我们会看到一些

“峰”和“谷”，也就是放大器在这些峰谷所对应的频率下其放大能力的差异变化。看频响曲线

的时候，不要被曲线的“平滑”或者“崎岖”所迷惑，首先要看看座标的标尺，改变标尺的单位

会使曲线看起来差别很大。比如图4，如果把标尺加大10倍，你大概看到的差不多是一条完美的直

“直”是频响曲线另一个非常重要的特征，它指的就是频响曲线的起伏特征。某种意义上说，我

们对于“直”应该比平要多重视一些，这并不是说直真的比平对音质的影响大，而是因为频响曲

线的不直往往暗示了这个器材的其它某些特性有问题，例如高频频响起伏过多，往往说明放大器

的开环特性不良，并且负反馈深度不适当，通常伴随着比较严重的瞬态失真。

通常我们认为，放大器的频响特性越平越直就越好，这样放大器对于信号的影响就越少。通过观

察曲线，我们会认为4比5要好。

这里，我们还要注意的是，我们虽然要重点考察5～40KHz这个频段，但是对于不同的器材，我们

考核的频段实际上并不完全一样。例如对于音箱和耳机，这个频段已经足够了，但是对于一些

“有源器材”（例如CD唱机、放大器），我们可能需要考核更宽的频段。这是因为对于这些器材

来说，虽然这些频段的声音我们不可能听到，但是这些频段的表现可以揭示这个器材的一些内在

素质。例如，对于一个放大器，如果其频响指标可以高达300KHz,并且负反馈的深度适当，可以说

明这台放大器的开环性能极佳，在听感上必然有所体现。从这个意义上说，这些频段的表现好坏

“我们是可以听到的”。

频率失真对声音的影响

频率失真对于音质的影响是非常巨大的，很多时候它会完全左右一个人对音质的评价结果。由于

频响对于主观音质评价的影响因素太多，在这里不可能一一举尽，我直挑选一些我认为影响最大

的方面来说。

1、对于乐器音色表现的影响

从广义的范围来说，音色也是音质的一个组成部分。我们知道，不同的乐器具有不同的声音

点，基音、泛音、共振相互作用组成了一件乐器的音色特点，音色就是这些基音、泛音、共振的

频率以及比例关系。如果一套系统在频响上不够平直，那么就可能造成音色中各个组成部分的比

例发生变化，有些泛音可能被增强了，而另一些泛音可能被削弱甚至难以被听到，这就改变了乐

器的音色特征。由于我们很多时候没有机会对比原来那把乐器的声音，所以这个改变并非极端重

要，但是，由于乐器“好听”与否几乎就是音色的代名词，因此，过度破坏音色特点的结果可能

会造成这个乐器的声音变得难听，因此对于高要求的人来说，最好不要改变音色特征。由于频响

会对音色产生影响，因此一些器材设计师会巧妙利用这个现象来弥补录音的不足。对于录音师来

说，这种调整也是“家常便饭”，因为他们不可能每张唱片都能“请”到那些“名琴”。

2、对于声场和定位的影响

声场是个非常复杂的电声现象，其中频响特性也会在某种程度上影响到声场表现。由于频响的影

响，某些和声场表现有关的声音细节会被弱化或者加强，这就会导致所谓的声场“畸变”。这是

一个非常微妙的影响，实在无法在这有限篇幅文字中完全说明，以后再说。对于定位来说，情况

也是非常复杂，尤其是那些频率范围很宽的乐器，影响就更大。这一点比较容易理解，距离感和

声音的大小有密切的关系，如果频响不平直，乐器在发出某种频率的声音的时候会感觉比发出其

它声音要远些或者近些，这样，我们就会感到这个乐器

被纵向拉长了，形体发生了变化。当频响的不平直度严重的时候，我们会感到乐器在前后晃动。

3、对于整体音色的影响

这个话题可以非常古老了，这里就不再多说了。器材的冷、暖，声音的密度、强度都是主要

于此（当然还有其它因素的影响，进阶篇会有探讨）。

正确认识器材的频响指标

对于厂家的频响指标，我们应该给予足够的重视。但是我们还要记住，这个指标并非“标注”的

越高越好，由于我们的耳朵具有一些自身的特性，因此我们需要对频响有个清醒的理解。

1、我们需要的频响指标应该是整个系统的，而不是单一的器材。单个的器材的频响平直并不意味

着我们一定会听到“平直”的声音，还要看系统中其它器材的情况。

2、甚至系统中所有器材的频响都是平直的时候，我们也不一定能听到平直的声音。这是因为我们

的耳朵本身就不是“平直”的。我们知道，人的耳朵对于高频的敏感程度在一生中会发生变化，

20岁左右达到最高峰，35岁左右开始走下坡路，到60岁左右会损失过半，另外还和身体健康状况

以及遗传有关。因此，我们在考虑平直的时候，必须要把耳朵一起考虑进去。在这方面，行业内

似乎有个心照不宣的约定，这个部分主要由音箱、耳机厂家以及录音师去完成。

3、我们对于频响起伏的辨别程度有限，有实验表明，0.2dB是极少数人的极限（大概几十万分之

一都不到），绝大多数人在1~3dB之间。也就是说，小于1dB的频响不平直几乎没有意义，如果为

了追求频响的过分平直而舍弃了一些其它要素将是得不偿失的。这个原则对于其它指标也是一样

的。

4、前面说过，不能因为某些频段我们听不到就可以去忽略它，因为那些东西可能会暗示器材的一

些其它特性的情况。

5、任何指标都要和别的综合起来看，而不能孤立起来看问题。

还有两种频段划分方法

以“E”音划分

-20 次低频

20-40 极低频

40-80 低频下段

80-160 低频上段

160-320 中频下段

320-640 中频中段

640-1280 中频上段

1280-2560 高频下段

2560-5120 高频中段

5120-10240 高频上段10240- 极高频

另一种，以“C”划分

-63 极低频

63-125 低频下段

125-250 低频上段

250-500 中频下段

500-1K 中频中段

1K-2K 中频上段

2K-4K 高频下段

4K-8K 高频上段

8K- 极高频

2路3阶

3.gif

C1 = 0.1061 / RH F L1 = 0.1194 RH / F

C2 = 0.3183 / RH F

L2 = 0.2387 RL / F

C3 = 0.212 / RL F

L3 = 0.796 RL / F

式中的:

RH = 高音阻抗值

RL = 低音阻抗值

F = 分頻點

再讲一下电感器的工作原理：

电感器（电感线圈）是用绝缘导线（例如漆包线、纱包线等）绕制而成的电磁感应元件，也是电子电路中常用的元器件之一，相关产品如共膜滤波器等。

（一）自感

当线圈中有电流通过时，线圈的周围就会产生磁场。当线圈中电流发生变化时，其周围的磁场也产生相应的变化，此变化的磁场可使线圈自身产生感应电动势（电动势用以表示有源元件理想电源的端电压），这就是自感。

（二）互感

两个电感线圈相互靠近时，一个电感线圈的磁场变化将影响另一个电感线圈，这种影响就是互感。互感的大小取决于电感线圈的自感与两个电感线圈耦合的程度。

因此在分频器设计时，如果有多个电感，应该让多个电感按绕线方向互相垂直摆放，以减少互感对信号造成的失真

电感器的作用：电感器的主要作用是对频率较快的交流信号进行隔离、滤波。

电感量也称自感系数，是表示电感器产生自感应能力的一个物理量。

电感器电感量的大小，主要取决于线圈的圈数（匝数）、绕制方式、有无磁心及磁心的材料等等。通常，线圈圈数越多、绕制的线圈越密集，电感量就越大。有磁心的线圈比无磁心的线圈电感量大；磁心导磁率越大的线圈，电感量也越大。

品质因数也称Q值或优值，是衡量电感器质量的主要参数。它是指电感器在某一频率的交流电压下工作时，所呈现的感抗与其等效损耗电阻之比。电感器的Q值越高，其损耗越小，效率越高。

电感器品质因数的高低与线圈导线的直流电阻、线圈骨架的介质损耗及铁心、屏蔽罩等引起的损耗等有关。

因此电感的材料最好是电阻比较小的，如纯银，纯铜。。。

分布电容是指线圈的匝与匝之间、线圈与磁心之间存在的电容。电感器的分布电容越小，其稳定性越好。

D------线圈直径

N------线圈匝数

d-----线径

H----线圈高度

W----线圈宽度

单位分别为毫米和mH 电容：

哈工大FPGA设计与应用分频器设计实验报告

FPGA设计与应用 分频器设计实验报告 班级：1105103班 姓名：郭诚 学号：1110510304 日期：2014年10月11日

实验性质：验证性实验类型：必做开课单位：电信院学时：2学时 一、实验目的 1、了解Quartus II软件的功能； 2、掌握Quartus II的HDL输入方法； 3、掌握Quartus II编译、综合、适配和时序仿真； 4、掌握Quartus II管脚分配、数据流下载方法； 5、了解设计的资源消耗情况； 6、掌握分频器和计数器的实现原理； 7、掌握数码管的静态和动态显示原理 二、实验准备（1分） 2.1 EP2C8的系统资源概述 逻辑单元8,256 M4K RAM 块(4k比特+512校验比特) 36 总的RAM比特数165,888 嵌入式乘法器18 锁相环PLLs 2

2.2 工程所用到的FPGA引脚及功能说明 工程所用到的FPGA引脚及功能说明： PIN_23是时钟引脚； PIN_114 PIN_117 PIN_127 PIN_134是数码管的位选引脚； PIN_133 PIN_116 PIN_110 PIN_112 PIN_128 PIN_118 PIN_115是数码管段选信号引脚；实验所用的LED是共阴级连接 2.3 数码管的动态显示原理 动态显示是将所有数码管的8个显示笔划"a,b,c,d,e,f,g,dp"的同名端连在一起，另外为每个数码管的公共极COM增加位选通控制电路，位选通由各自独立的I/O 线控制，当输出字形码时，所有数码管都接收到相同的字形码，但究竟是那个数码管会显示出字形，取决于FPGA对位选通COM端电路的控制，所以只要将需要显示的数码管的选通控制打开，该位就显示出字形，没有选通的数码管就不会亮。通过分时轮流控制各个数码管的的COM端，就使各个数码管轮流受控显示，这就是动态驱动。在轮流显示过程中，每位数码管的点亮时间为1～2ms，由于人的视觉暂留现象及发光二极管的余辉效应，尽管实际上各位数码管并非同时点亮，但只要扫描的速度足够快，给人的印象就是一组稳定的显示数据，不会有闪烁感。

VHDL非整数分频器设计实验报告

非整数分频器设计 一、 输入文件 输入时钟CLK: IN STD_LOGIC 二、 设计思路 1. 方法一：分频比交错 （1） 确定K 值 先根据学号S N 确定M 和N ：为了保证同学们的学号都不相同，取学号的后四位，即N S =1763 ()mod 1920(mod 17)0 17mod 17 S S S N N if N then M else M N =+=== 由以上公式，得N=(1763 mod 19)+20=35 M=(1763 mod 17)=12 然后根据下式计算分频比K 的值： 8()9N M M K N -+= = =8.34285714 （2） 确定交错规律 使在35分频的一个循环内，进行12次9分频和23次8分频，这样，输出F_OUT 平均为F_IN 的8.34285714分频。为使分频输出信号的占空比尽可能均匀，8分频和9分频应‘交替’进 （3） 设计框图：要求同步时序设计

（4）代码 在实体内定义两个进程（PROCESS P1和PROCESS P2），一个进程控制输出8/9分频，一个进程控制35分频周期比例输出。控制器输出FS_CTL信号控制输出是8分频还是9分频，分频器输出C_ENB信号来控制35分频计数器计数。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY DIV IS--定义实体,实体名DIV PORT(F_IN: IN STD_LOGIC;--输入时钟信号 F_OUT: OUT STD_LOGIC--输出时钟信号 ); END DIV; ARCHITECTURE A OF DIV IS SIGNAL CN1: INTEGER RANGE 0 TO 7;--8分频计数器 SIGNAL CN2: INTEGER RANGE 0 TO 8;--9分频计数器 SIGNAL CN: INTEGER RANGE 0 TO 34;--整体计数器 SIGNAL C_ENB: STD_LOGIC;--整体计数器时钟驱动信号 SIGNAL FS_CTL: STD_LOGIC;--控制8、9分频比例信号,高电平8分频,低电平9分频 BEGIN P1:PROCESS(F_IN)--8、9分频计数进程 BEGIN IF (F_IN'EVENT AND F_IN='1') THEN IF(FS_CTL='0') THEN--9分频 IF CN2=8 THEN--计数 CN2<=0; ELSE CN2<=CN2+1; END IF; IF CN2>4 THEN--控制输出,占空比0.5 F_OUT<='1'; ELSE F_OUT<='0'; END IF; IF CN2=8 THEN--控制整体计数器驱动信号 C_ENB<='1'; ELSE C_ENB<='0'; END IF; ELSE IF CN1=7 THEN--8分频计数,同上 CN1<=0; ELSE CN1<=CN1+1; END IF; IF CN1>3 THEN F_OUT<='1'; ELSE F_OUT<='0'; END IF; IF CN1=7 THEN C_ENB<='1'; ELSE C_ENB<='0'; END IF; END IF; END IF; END PROCESS P1; P2:PROCESS(C_ENB)--整体计数进程 BEGIN IF (C_ENB'EVENT AND C_ENB='1') THEN--由驱动信号驱动 IF CN=34 THEN--计数 CN<=0; ELSE CN<=CN+1; END IF; IF (CN=34 OR CN=2 OR CN=5 OR CN=8 OR CN=11 OR CN=14 OR CN=17 OR CN=20 OR CN=23 OR CN=26 OR CN=29 OR CN=32) THEN FS_CTL<='0'; ELSE FS_CTL<='1'; END IF;--8、9分频比例分配 ELSE CN<=CN; END IF; END PROCESS P2; END A;

分频器设计实验报告

竭诚为您提供优质文档/双击可除分频器设计实验报告 篇一：n分频器分析与设计 一、实验目的 掌握74190/74191计数器的功能，设计可编程计数器和n分频器，设计(n-1/2)计数器、分频器。 二、实验原理 分频是对输入信号频率分频。1、cD4017逻辑功能 2、74190/74191逻辑功能 3、集成计数器级联 当所需计数器模数超过所选计数器最大计数状态时，需要采取多片计数器级联。方法分为异步级联和同步级联。4、集成计数器的编程 在集成计数器的时序基础上，外加逻辑门电路等，反馈集成计数器的附加功能端，达到改变计数器时序的目的。可采用复位编程和置数编程两种。5、多片74190/74191计数器级联 可根据具体计数需求和增减需求，选用74190或74191，

选择不同功能、同步或异步设计等。 6、74190/74191计数器编程 由于没有复位端，因此只能使用置数编程，置数端置为0即可异步置数。可根据需求设计n进制加法或减法计数器。 n与译码逻辑功能如下。 7、74191组成(n-1/2)分频器电路如下图： u3 计数器的两个循环中，一个循环在cp的上升沿翻转；另一个是在cp的下降沿翻转，使计数器的进制减少1/2，达到(n-1/2)分频。 三、实验仪器 1、直流稳压电源1台 2、信号发生器1台 3、数字万用表1台 4、实验箱1台 5、示波器1台 四、仿真过程 1、按照cD4017和74191功能表验证其功能。 2、74191组成可编程计数器 (1)构成8421bcD十进制加法计数器，通过实验验证正确性，列出时序表。设计图如下 仿真波形如下 (2)构成8421bcD十进制减法计数器，通过实验验证正确性，列出时序表。设计图如下： 仿真波形如下

VHDL数字系统课程设计报告-5分频器的设计

安康学院HDL数字系统课程设计报告书 课题名称：占空比为1:1的奇数分频器设计 姓名： 学号： 院系： 专业： 指导教师： 时间：

课程设计项目成绩评定表设计项目成绩评定表

课程设计报告书目录 设计报告书目录 一、设计目的 (1) 二、设计思路 (1) 三、设计过程 (1) 3.1、系统方案论证 (1) 3.2、程序代码设计 (2) 四、系统调试与结果 (4) 五、主要元器件与设备 (5) 六、课程设计体会与建议 (5) 6.1、设计体会 (5) 6.2、设计建议 (6) 七、参考文献 (6)

一、设计目的 1、了解EDA软件在电子设计当中的重要作用。 2、熟悉并掌握QuartusⅡ开发软件的基本使用方法。 3、运用ModelSim软件对分频器进行仿真测试。 二、设计思路 对于实现一个占空比为1:1的5倍奇数分频，首先经过上升沿触发进行模5计数，计数选定到2进行输出时钟翻转，然后经过4再次进行翻转得到一个占空非1:1奇数5分频时钟。再者同时进行下降沿触发的模5计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟翻转，同样经过4时，输出时钟再次翻转得到占空比非1:1的5分频时钟。两个占空比非1:1的5分频时钟进行相或运算，得到占空比为1:1的5分频时钟。 要设计占空比为50%的奇数(n)倍分频器，可以先分别设计从时钟上升沿、下降沿开始的占空比为(n-1)/2n的分频器A，B。将A与B相或结果就是占空比为50%的奇数倍分频器。因为A,B产生的信号的高电平持续时间均比低电平持续时间少一个时钟周期，B相对A来说可以说是延时了半个时钟，那么A与B进行或运算，则结果的高电平持续时间增加了半个时钟周期，而低电平持续时间则减少了半个时钟周期。因此占空比达到50%。 三、设计过程 3.1系统方案论证 奇数倍（2N+1）分频： （1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为 X/(2N+1)）。得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，进行相或运算。如图1所示. 图 2

分频器实验报告

分频器实验报告 分频器实验报告 start simulation直至出现 simulation as suessful，仿真结束。观察仿真结果。 时序仿真 图 ： 六．实验过程所出现的问题及其解决 通过本次实验，初步掌握了语言的初步设计，收获颇多。但在实验过 程中也遇到了许多的问题，通过自己的独立思考和老师同学的相互讨 论对这个实验有了进一步的了解和认识。在最初建立工程的地方出现 了不少问题，因为没有详细阅读教材，导致无法成功建立工程运行程 序，最后认真熟读教材后，解决了问题。通过对错误的分析和解决， 让自己更好的掌握这一软件的基础操作，为下一次试验打下了见识的 基础。篇五： 八位十进制分频器实验报告 重庆交通大学信息科学与工程学院综合性实 验报告 姓名： 赵娅琳学号 10950214 班级：

通信工程专业201X级 2班 实验项目名称： 8位16进制频率及设计 实验项目性质： 设计性 实验所属课程： 数字设计基础 实验室 BEGIN IF CLKK'EVENT AND CLKK='1' THEN --1Hz时钟2分频 Div2CLK <= NOT Div2CLK; END IF; END PROCESS; PROCESS BEGIN IF CLKK='0' AND Div2CLK='0' THEN RST_CNT<='1'; --产生计数器清零信号 ELSE RST_CNT <='0'; END IF; END PROCESS; Load <= NOT Div2CLK; CNT_EN <= Div2CLK; END behav; 3、十进制计数模块

EDA 实验2简单分频时序逻辑电路设计 实验报告

时序电路设计 实验目的: 1．掌握条件语句在简单时序模块设计中的使用。 2．学习在Verilog模块中应用计数器。 实验环境: Windows 7、MAX+PlusⅡ10等。 实验内容: 1．模为60的8421BCD码加法计数器的文本设计及仿真。 2．BCD码—七段数码管显示译码器的文本设计及仿真。 3．用For语句设计和仿真七人投票表决器。 4．1/20分频器的文本设计及仿真。 实验过程: 一、模为60的8421BCD码加法计数器的文本设计及仿真： （1）新建文本：选择菜单File下的New，出现如图5.1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。 图5.1 新建文本 （2）另存为V erilog编辑文件，命名为“count60.v”如图5.2所示。 （3）在编辑窗口中输入程序，如图5.3所示。

图5.2 另存为.V编辑文件图5.4 设置当前仿真的文本设计 图5.3 模为60的8421BCD码加法计数器的设计代码

（4）设置当前文本：在MAX+PLUS II中，在编译一个项目前，必须确定一个设计文件作为当前项目。按下列步骤确定项目名：在File菜单中选择Project 中的Name选项，将出现Project Name 对话框：在Files 框内，选择当前的设计文件。选择“OK”。如图5.4所示。 （5）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现如图5.5的编译器窗口。 图5.5 编译器窗口 选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。 （6）建立波形编辑文件：选择菜单File下的New选项，在出现的New对话框中选择“Waveform Editor File”，单击OK后将出现波形编辑器子窗口。 （7）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项，出现如图5.6所示的选择信号结点对话框。按右上侧的“List”按钮，在左边的列表框选择需要的信号结点，然后按中间的“=>”按钮，单击“OK”，选中的信号将出现在波形编辑器中。 图5.6 仿真节点插入

分频器的设计2014-1-10 10.29.8

武汉理工大学《微机原理与接口技术》课程设计报告书
学
号:
0121105830129
课 程 设 计
题 学 专 班 姓
目 院 业 级 名
分频信号发生器的分析与设计 自动化学院 电气工程及自动化 电气 1107 班 成涛 陈静 教授
指导教师
2014 年
01 月
09 日

武汉理工大学《微机原理与接口技术》课程设计报告书
课程设计任务书
学生姓名: 指导教师: 题 目: 成涛 专业班级: 电气 1107 班 陈静 教授 工作单位: 自动化学院 分频信号发生器的分析与设计
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰 写等具体要求） 1. 设:有一输入方波信号 f0（<1MHz） 。要求输出信号:f1=f0/N，N 通过键盘 输入。 2. 画出简要的硬件原理图，编写程序。 3. 撰写课程设计说明书。 内容包括:摘要、 目录、 正文、 参考文献、 附录 （程 序清单） 。正文部分包括:设计任务及要求、方案比较及论证、软件设计说明（软 件思想，流程，源程序设计及说明等） 、程序调试说明和结果分析、课程设计收 获及心得体会。
时间安排: 12 月 26 日----- 12 月 28 日 查阅资料及方案设计 12 月 29 日----- 01 月 0 2 日 编程 01 月 03 日-----0 1 月 07 日 调试程序 01 月 08 日----- 01 月 09 日 撰写课程设计报告
指导教师签名: 系主任（或责任教师）签名:
年 年
月 月
日 日

分频器设计_可控型

现代科技的发展对信号源提出了越来越高的要求，要求信号源的频带宽、频率分辨率高、频率稳定度高、相位噪声和杂散很低、能程控等.频率合成技术是产生大量高精度频率信号的主要技术，频率合成器是一种相位锁定装置，是通讯、雷达、仪器仪表、高速计算机和导航设备中的一个重要组成部分。频率合成器是可由一个工作范围在G地范围的锁相环构成.在高频范围内工作的锁相环是整个系统中功耗最大的部分之一，因此对锁相环的低功耗研究对降低整个系统的功率损耗有着重要的意义.分数分频频率合成器则是近年来出现的一种新技术，它与传统的整数分频频率合成器相比具有频率分辨率高、相位噪声低等优点。前置分频器位于高频锁相环的反馈部分.由于工作频率很高，前置分频器也是锁相环中功耗最大的部分之一。低功耗的前置分频器设计可以很大程度上降低整个锁相环的功率损耗. 目录 摘要 ................................................................................................................ 错误！未定义书签。Abstract ........................................................................................................... 错误！未定义书签。目录 .. (1) 引言 (1) 一、分频器设计 (2) 1.1、分频器的系统介绍 (2) 1.2、前置放大器的设计 (3) 二、前置分频器单元结构 (3) 2.1、TSPC结构 (3) 2.2、传统结构 (4) 2.3、转换器 (5) 三、小数分频器中预分频器的设计 (5) 3.1、小数分频器相位杂散的分析 (5) 3.2、可编程预分频器结构 (6) 结论 (6) 参考文献 (8) 引言 所谓频率合成，又称频率综合，简称频综，是由一个(或几个)具有低相位噪

数电课程设计报告数字钟的设计

数电课程设计报告数字钟的设计

数电课程设计报告 第一章设计背景与要求 设计要求 第二章系统概述 2.1设计思想与方案选择 2.2各功能块的组成 2.3工作原理 第三章单元电路设计与分析 3.1各单元电路的选择 3.2设计及工作原理分析 第四章电路的组构与调试 4.1遇到的主要问题 4.2现象记录及原因分析 4.3解决措施及效果 4.4功能的测试方法，步骤，记录的数据 第五章结束语 5.1对设计题目的结论性意见及进一步改进的意向说明5.2总结设计的收获与体会 附图（电路总图及各个模块详图） 参考文献

第一章设计背景与要求 一．设计背景与要求 在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能给外出办事即旅行袋来麻烦。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确度和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路，包括了组合逻辑电路和时序电路。 设计一个简易数字钟，具有整点报时和校时功能。 （1）以四位LED数码管显示时、分，时为二十四进制。 （2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。 （3）整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次，响1s、停1s，直到整点前一秒以高频响1s，整点时结束。 （4）才用两个按键分别控制“校时”或“校分”。按下校时键时，是显示值以0~23循环变化；按下“校分”键时，分显示值以0~59循环变化，但时显示值不能变化。 二．设计要求 电子技术是一门实践性很强的课程，加强工程训练，特别是技能的培养，对于培养学生的素质和能力具有十分重要的作用。在电子信息类本科教学中，课程设计是一个重要的实践环节，它包括选

八位十进制分频器实验报告

重庆交通大学 信息科学与工程学院 综合性实验报告 姓 名： 赵娅琳 学 号 10950214 班 级： 通信工程专业2010级 2班 实验项目名称： 8位16进制频率及设计 实验项目性质： 设计性 实验所属课程： 数字设计基础 实验室(中心)： 现代电子实验中心 指 导 教 师 ： 李 艾 星 实验完成时间： 2012 年 6 月 18 日

教师评阅意见： 签名：年月日 实验成绩： 一、课题任务与要求 1、验证8位16进制频率计的程序； 2、根据8位16进制频率计的程序设计8位10进制频率计； 二、设计系统的概述 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率，通常情况下计算每秒内待测的脉冲个数，此时闸门时间为1秒，闸门时间也可以大于或小于1秒。频率信号易于传输，抗干扰性强，可以获得较好的测量精度。 数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器，另外包括脉冲发生器、姨妈驱动电路和显示电路。 工作过程：系统正常工作时，脉冲信号发生器输入1HZ的标准信号，经过测频控制信号发生器的处理，2分频后即可产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。测量信号时，将被测信号通过计数器作为时钟。当技术闸门信号高平有效时，计数器开始计数，并将计数结果送入锁存器中。设置锁存器的好处是现实的数据稳定，不会由于周期的清零信号而不断闪烁。最后将所存的数值由外部的译码器并在数码管上显示。 三、单元电路的设计与分析（重点描述自己设计部分） 1、八位十进制计数顶层模块设计 （1）、此模块是元件例化语句将各个元件（测频控制模块、十进制计数模块、测频锁存器模块）连接形成一个整体，完成最终频率计所期望的功能。

数控分频器实验报告

《数控分频实验》 姓名：谭国榕班级：12电子卓越班学号：201241301132 一、实验目的 1.熟练编程VHDL语言程序。 2.设计一个数控分频器。 二、实验原理 本次实验我是采用书上的5分频电路进行修改，通过观察其5分频的规律进而修改成任意奇数分频，再在任意奇数分频的基础上修改为任意偶数分频，本次实验我分为了三个部分，前两部分就是前面所说的任意奇数分频和任意偶数分频，在这个基础上，再用奇数输入的最低位为1，偶数最低位为0的原理实现合并。 三、实验步骤 1.任意奇数分频 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY DIV1 IS PORT(CLK:IN STD_LOGIC; D:IN INTEGER RANGE 0 TO 255; K1,K2,K_OR:OUT STD_LOGIC ); END; ARCHITECTURE BHV OF DIV1 IS SIGNAL TEMP3,TEMP4:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL M1,M2:STD_LOGIC; --SIGNAL OUT1,OUT2,OUT3:STD_LOGIC; BEGIN PROCESS(CLK,TEMP3) BEGIN IF RISING_EDGE(CLK) THEN IF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF; IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF; END PROCESS; PROCESS(CLK,TEMP4) BEGIN IF FALLING_EDGE(CLK) THEN IF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF; IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2;

实验一 QUARTUS II入门和分频器设计

实验报告 课程名称EDA技术与VHDL设计 实验项目Quartus II入门 实验仪器计算机、Quartus II 系别信息与通信工程学院 专业电子信息工程 班级/学号电信1201 / 2012010970 学生姓名张宗男 实验日期 成绩 指导教师

实验一 QUARTUS II入门和分频器设计 一、实验目的 1．掌握QUARTUS II工具的基本使用方法； 2．掌握FPGA基本开发流程和DE2开发板的使用方法； 3．学习分频器设计方法。 二、实验内容 1．运用QUARTUS II 开发工具编写简单LED和数码管控制电路并下载到DE2 实验开发板。2．在QUARTUS II 软件中用VHDL语言实现十分频的元器件编译，并用电路进行验证，画出仿真波形。 三、实验环境 1．软件工具：QUARTUS II 软件；开发语言：VHDL； 2．硬件平台：DE2实验开发板。 四、实验过程 1．设计思路 （1）、 18个开关控制18个LED灯，通过低位四个开关的‘1’‘0’控制LED灯上7段灯的显示（2）、 实现10分频IF(count="1001") THEN count<="0000"; clk_temp<=NOT clk_temp; 达到9的时候，把“0000”给到cout,然后clk_temp 信号翻转，从而实现10分频。 2．VHDL源程序 （1）、 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY e_zhangzongnan IS PORT(SW :IN STD_LOGIC_VECTOR(0 TO 17); HEX0 :OUT STD_LOGIC_VECTOR(0 TO 6);

基于VHDL的分频器设计[开题报告]

开题报告 电子信息工程 基于VHDL的分频器设计

三、课题研究的方法及措施 由于本课题所设计的分频器基于EDA技术，应用VHDL硬件语言设计完成的，因此选择合适的硬件解决原理对分频器性能至关重要的，为了满足不同系统功能需求的分频，本课题将阐述不同原理，不同分频器，同种分频不同原理的设计方案。 占空比可控的整数分设计方案，原理为计数器为带预置数的计数器，其设计的特殊之处在于：可以根据需要，调整数据的位宽，而且计数的初始值是从l开始的，此处计数初始值的设定是设计的一个创新，这样做的目的是为了配合后面比较器的工作，计数器的输出数据作为比较器的输入，比较器的另一输入作为控制端，控制高低电平的比例，从而达到占空比可调的目的。原理图如图1所示。 图1 占空比可控的原理图部分 小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为lO.1的分频器时。可以将分频器设计成9次10分频，1次11分频这样总的分频值为如式1所示。 F=(9×10+lxl 1)／(9+1)=10.1 （式1） 从这种实现方法的特点可以看出，由于分频器的分频值不断改变．因此分频后得到的信号抖动较大。当分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率。而不是一次N分频．一次N-1分频。图2给出了通用小数分频器的电路组成。 图2通用小数分频器的电路组成 改进的小数分频设计方案，将两个整数分频器由一个整数分频器和一个半整数分频器代替，结果在如上分析的两个性能方面都有所提高。利用参数化的设计思想和VHDL描述语言与原理图输入方法相结合的方式，设计并实现了一种抖

EDA分频器实验教案

实验三：整数分频器的设计 一实验目的 了解利用类属设计可配置的重用设计技术。 二实验原理 利用类属n 可以改变分频器的分频系数，输出q的频率是输入信号clk频率的1/n。通过给n赋不同的值，就可以得到需要的频率。 三实验器材 EDA实验箱 四实验内容 1.参考教材第5章中5.3.1，完成整数分频器的设计。 2.修改5. 3.1中的分频系数n，观察仿真波形和实验箱输入/输出信号的变化。 3.在试验系统上硬件验证分频器的功能。 在实验三中，建议将实验箱的实验电路结构模式设定为模式7。输入信号clk由键7的输出来模拟，输入信号reset_n由键8模拟，输出信号q接至LED：D14。当然，也可以由实验者设定到其它功能相似的键或者LED。

代码：（参考教材第5章中5.3.1） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div is generic(n:integer:=8); port(clk,reset_n:in std_logic; q: out std_logic); end div; architecture behavl_div of div is signal count:integer range n-1 downto 0; begin process(reset_n,clk) begin if reset_n='0' then q<='0'; count<=n-1; elsif(clk'event and clk='1' and clk'last_value='0')then count<=count-1; if count>=(n/2)then q<='0'; else q<='1'; end if; if count<=0 then count<=n-1; end if; end if; end process; end behavl_div; 五实验注意事项 1.编写代码时一定要书写规范 2模式的选择和引脚的配置一定要合理 六实验报告 简述实验过程，将实验项目分析设计，仿真和测试写入实验报告。

分频器的设计

分频器的设计 一、课程设计目的 1.学会使用电路设计与仿真软件工具Hspice，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice内部元件库。通过该实验，掌握Hspice的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。 2.分频器大多选用市售成品，但市场上出售的分频器良莠不齐，质量上乘者多在百元以上，非普通用户所能接受。价格在几十元以下的分频器质量难以保证，实际使用表现平庸。自制分频器可以较少的投入换取较大的收获。 二.内容 分频器-概述 分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。正弦分频器除在输入信噪比低和频率极高的场合已很少使用。

分频器-作用 分频器是音箱中的“大脑”，对音质的好坏至关重要。功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。 在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。尤其在中、高频部分，分频电路所起到的作用就更为明显。其作用如下： 合理地分割各单元的工作频段； 合理地进行各单元功率分配； 使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真； 利用分频电路的特性以弥补单元在某频段里的声缺陷； 将各频段圆滑平顺地对接起来。 分频器-分类 1）功率分频器：位于功率放大器之后，设置在音箱内，通过LC滤波网络，将功率放大器输出的功率音频信号分为低音，中音和高音，分别送至各自扬声器。连接简单，使用方便，但消耗功率，出现音频谷

3分频器的设计

三分频器的设计 时钟输入端（clkin）首先反向和不反向分别接到两个D触发器的时钟输入端，两个D触发器的输出接到一个二输入或非门的输入端，或非门的输出反馈到前面两个D触发器的D输入端，并且或非门的输出后面接一二分频器，得到占空比为50%的三分频波形。 图1：图形设计 VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fen3 is port (clkin : in std_logic; --时钟输入 qout1 : buffer std_logic; qout2 : buffer std_logic; qout3 : buffer std_logic; clkout : out std_logic --占空比为1/2的三分频输出 ); end fen3; architecture behave of fen3 is begin qout3<=qout1 nor qout2; process(clkin) begin if clkin'event and clkin='1' then --在上升沿触发 qout1<=qout3; end if;

end process; process(clkin) begin if clkin'event and clkin='0' then --在下降沿触发 qout2<=qout3; end if; end process; process(qout3) variable tem:std_logic; begin if qout3'event and qout3='1' then --二分频tem:=not tem; end if; clkout<=tem; end process; end behave; 图3：仿真结果

实验报告1 简单分频器

课程名称：FPGA指导老师：_竺老师_______成绩：__________________ 实验名称：简单分频器的设计实验类型：_______同组学生姓名：__俞杰草______ 一、实验目的和要求（必填）二、实验内容和原理（必填） 三、主要仪器设备（必填）四、操作方法和实验步骤 五、实验数据记录和处理六、实验结果与分析（必填） 七、讨论、心得 一．实验目的 a)熟悉Xilinx ISE软件，学会设计，仿真，综合和下载。 b)熟悉实验板电路设定频率的方法。 二．实验内容 根据实验板上晶振的输入频率50MHz，如果直接用这么高的时钟频率来驱动LED的闪烁，人眼将无法分辨。因此本实验着重介绍如何通过分频计数器的方式将50MHz的输入频率降低为人眼可分辨的频率（10Hz以下），并在实验板的LED2~LED5上显示出来。 三．实验记录 【实验现象】 当将rst_n信号对应的开关拨下，led0熄灭，其他所有led亮。 当将rst_n信号对应的开关往上拨，有7盏led亮，1盏led灭，且灭的led从led0向led7，再跳回led0不断循环往复的移动。 【主要程序段分析】 reg[22:0]cnt; always@(posedge clk) if(rst_n)cnt<=23'd0; else cnt<=cnt+1'b1;//带复位键的位宽为24位的分频计数器，以降低闪烁频率reg[7:0]led; always@(posedge clk) if(rst_n) led<=8'b00000001;//按键复位 else if((cnt==23'h7fffff)&&(led==8'b10000000)) led<=8'b00000001;//循环一周后从D5开始下一周的循环 else if(cnt==23'h7fffff) led<=led<<1;//左移一位，右端补零 assign led_d2=~led[2]; assign led_d4=~led[4];

分频器的设计

首先讲一下单元: 一般情况下,我们对单元按频率会划分为超高音,高音,中高音,中音,重低音,低音,超低音 超高音:負責22kHz以上的頻率 高音:負責5000Hz~22kHz頻率、 中音:負責1500~5000Hz頻率 低音:負責1500Hz以下頻率 超低音(增加)負責200Hz以下頻率 也有网友提出其她的划分标准 以A音(C调的“哆来咪法嗦啦西”的“啦”音,频率为440赫兹)为基准音,以倍频的形式向下三个八度向上五个八度,把全音域分为八个八度,一个个八度就就是音响上常说的一个倍频程(1oct)。具体的划分就是这样的: 55－110赫兹,110－220赫兹,220－440赫兹,440－880赫兹,880－1760赫兹,1760－3520赫兹,3520－7040赫兹,7040－14080赫兹,共八段(八个八度)。这样就很清晰的瞧出频段的划分了。110赫兹以下－超低频; 110－220赫兹－低频; 220－440赫兹－中低频; 440－880赫兹－低中频; 880－1760赫兹－中频; 1760－3520赫兹－中高频; 3520－7040赫兹－高频; 7040赫兹以上－超高频。 还有两种频段划分方法 以“E”音划分 -20 次低频 20-40 极低频 40-80 低频下段 80-160 低频上段 160-320 中频下段 320-640 中频中段

640-1280 中频上段 1280-2560 高频下段 2560-5120 高频中段 5120-10240 高频上段 10240- 极高频 以“C”划分 -63 极低频 63-125 低频下段 125-250 低频上段 250-500 中频下段 500-1K 中频中段 1K-2K 中频上段 2K-4K 高频下段 4K-8K 高频上段 8K- 极高频 分频器的主要元件:电阻,电感,电容 电阻在分频器中的作用:调整灵敏度 电感:其特性就是阻挡较高频率,只让较低的频率通过电容:其特性与电感刚好相反,也就就是阻挡频率通过

译码器和分频器实验报告

VHDL硬件描述语言实 验报告 实验一：十六进制7段数码显示译码器 实验二：十分频器设计 姓名：xxx 学号：xxx 班级：xxxx 专业：集成电路工程类

实验一：十六进制7段数码显示译码器一．实验目的 主要是初步学会硬件描述语言训练，即VHDL程序设计。通过利用该语言来实践电路的设计，掌握设计文件的编译，设计电路的波形仿真分析。 二、实验器材 QuartusII软件 三、实验原理 7段数码管是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能做十进制BCD译码，然而数字系统中的处理和运算都是二进制，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。本实验中的7段译码管输出信号LED7S的7位分别接数码管的7个段，高位在左，低位在右。

四、实验内容 完成一个十六进制7段数码显示译码器的程序设计，包括编辑、编译、综合、适配、仿真，引脚及硬件测试，并且将信号引出，在数码管上显示出来。 五、实验步骤： 1.打开Quartus Ⅱ,选菜单File→New Project Wizard, 在弹出的New Project Wizard对话框中选择存入D盘中的hr文件夹中，工程命名为hr，然后点击下一步， 直到后面没有了之后，点击FINISH。之后按File→New

中VHDL File。然后在这个文件中输入程序，程序输入 完成后，先保存在hr文件夹中，然后检测，找到错误 改正。 2.程序文件存盘。选择菜单File→Save As, 将此原理图 文件存于刚建立的目录D:\hr中。 3.绘制一位十进制计数器原理图。选择File→New中 Vector Waveform File然后在波形图的左边空白地 方双击左键两次,对话框中选择Node Finder在选择 List，之后导入到右边，点击OK。之后绘制好电路图，保存在同一个文件里面。 4.仿真测试。全程编译后，启动仿真器，点击processing|start simulation直至出现 simulation was successful，仿真结束。观察仿真结果。 时序仿真图：

FPGA实验一：简单分频器的设计

实验报告 课程名称：_____FPGA 实验______指导老师：__竺红卫/陈宏__成绩：__________________ 实验名称：___实验一：简单分频器的设计____实验类型：_FPGA 实验_同组学生姓名：__ 一、实验目的和要求（必填） 1. 熟悉 Xilinx ISE 软件，学会设计、仿真、综合和下载； 2. 熟悉实验板电路设定频率的方法。 二、实验内容和原理（必填） 实验内容： 根据实验板上晶振的输入频率 50MHz ，如果直接用这么高的时钟频率来驱动 LED 的闪烁，人眼将无法分辨。因此本实验着重介绍如何通过分频计数器的方式将 50MHz 的输入频率降低为人眼可分辨的频率（10Hz 以下），并在实验板的 LED0~LED7上显示出来。 LED 照片如下图： 实验原理： 实验板在滑动开关的上面有8 个独立的贴片LED 。 LED 一端接地，另一端通过390 欧的限流电阻接到Spartan-3E 上。要点亮一个LED ，向相应的控制位置输出高电位。 三、主要仪器设备（必填） 1. 电脑一台； 2. 实验板一块，XilinxSpartan-3E ； 3. 实验板电源一只； 4. 实验板连接电脑的下载线一根。 四、实验步骤和现象 1.新建Project 和Verilog Module 打开电脑桌面上的 Xilinx ISE14.1 软件，选择 project →new project 建立新项目,输入 project name 。

核对选择Spartan3E 和XC3S500E 和FG320 的封装形式。 跳出下面的选择框。

选择New Source，并在下面的选择框中选Verilog Module,填写刚才的new project name。 跳出下面的选择框。点击NEXT。