FPGA抢答器设计报告
Vb开办上海电力学院
课程设计报告
信息工程系
抢答器设计报告
一、设计目的：
本课程的授课对象是电子科学与技术专业本科生，是电子类专业的一门重要的实践课程，是理论与实践相结合的重要环节。
本课程有助于培养学生的数字电路设计方法、掌握模块划分、工程设计思想与电路调试能力，为以后从事各种电路设计、制作与调试工作打下坚实的基础
二、实验器材和工具软件：
PC机一台、QuartusII软件、DE2板。
三、设计内容：
(1)抢答器可容纳四组12位选手，每组设置三个抢答按钮供选手使
用。
(2)电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，时显示器显示初始时间并开始倒计时，若参赛选手按抢答按钮，则该组指示灯亮并用组别显示器显示选手的组别，同时蜂鸣器发出“嘀嘟”的双音频声。此时，电路具备自锁功能，使其它抢答按钮不起作用。
(3)如果无人抢答，计时器倒计时到零，蜂鸣器有抢答失败提示，主持人可以按复位键，开始新一轮的抢答。
(4)设置犯规功能。选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮和显示出犯规组号，且蜂鸣器报警，主持人可以终止抢答执行相应惩罚。
(5)抢答器设置抢答时间选择功能。为适应多种抢答需要，系统设有10秒、15秒、20秒和3O秒四种抢答时间选择功能。
四、设计具体步骤：
首先把系统划分为组别判断电路模块groupslct，犯规判别与抢答信号判别电路模块fgqd，分频电路模块fpq1，倒计时控制电路模块djs，显示时间译码电路模块num_7seg模块，组别显示模块showgroup 模块这六个模块，各模块设计完成后，用电路原理图方法将各模块连接构成系统。
各模块功能及代码：
1、组别判别模块
（1）功能：可容纳四组12位选手，每组设置三个抢答按钮供选手使用。若参赛选手按抢答按钮，则输出选手的组别。此时，电路具
备自锁功能，使其它抢答按钮不起作用。
（2）原理：在每次时钟（50MHz）上升沿时判断按键，将按下按键的组别赋给一内部信号“h”（没有按键按下时h=“0000”），由于人的反应速度远远小于50MHz，所以可选出最先按下按键的那组。当复位键按下时（clr=‘1’）输出g=“0000”并且将另一内部信号rst 置1。当复位后（rst=‘1’）有按键按下时将h的值给输出信号g，并且将标志信号rst清零。这样就实现最快按键组别的输出与组别锁存功能。
（3）程序代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity groupslct is
port(
clock,clr:in std_logic;
a,b,c,d:in std_logic_vector(2 downto 0);
g:out std_logic_vector(3 downto 0)
);
end groupslct;
architecture behave_groupslct of groupslct is
signal h : std_logic_vector(3 downto 0);
signal rst : std_logic;
begin
h<="0000" when (a="000" and b="000" and c="000" and d="000") else
"0001" when (a/="000" and b="000" and c="000" and d="000") else
"0010" when (a="000" and b/="000" and c="000" and d="000") else
"0100" when (a="000" and b="000" and c/="000" and d="000") else
"1000" when (a="000" and b="000" and c="000" and d/="000") else
"0000";
process
begin
wait on clock until rising_edge(clock);
if clr='1' then
rst<='1';
g<="0000";
end if;
if h/="0000" then
if rst='1' then
g<=h;
rst<='0';
end if;
end if;
end process;
end behave_groupslct;
2、犯规判别与抢答信号判别模块
（1）功能：若参赛选手在主持人按开始键之后按抢答按钮，则使该组指示灯亮并输出选手的组别，同时蜂鸣器发出响声。
选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮并输出犯规组号，且蜂鸣器报警。
（2）原理：c[3..0]接组别判别模块的g[3..0]，即此时c为按键组别的信息。go接主持人的“开始”按键。由于无论是在正常情况还是犯规情况下按下按键，都必须显示按键的组别且蜂鸣器响，所以将c的值给hex以输出按键组别，且在有按键按下（c/="0000"）时输出fm为‘1’，否则为‘0’。若在开始之前有按键按下时，即go='0'且c/="0000"，输出ledfg为‘1’，否则为‘0’。若在开始之后有按键按下，将c的值给led，使该组指示灯亮，开始之前led输出“0000”。
（3）程序代码：
library ieee;
use ieee.std_logic_1164.all;
entity fgqd is
port(
c:in std_logic_vector(3 downto 0);
go:in std_logic;
hex:out std_logic_vector(3 downto 0);
led:out std_logic_vector(3 downto 0);
ledfg,fm:out std_logic
);
end fgqd;
architecture behave_fgqd of fgqd is
begin
hex<=c;
led<=c when go='1' else "0000";
ledfg<='1' when go='0' and c/="0000" else '0';
fm<='1' when c/="0000" else '0';
end behave_fgqd;
3、倒计时控制电路模块
（1）功能：设置10秒、15秒、20秒和3O秒四种抢答时间选择功能，输出时间，并判断计时是否到0。
（2）原理：clock接1Hz分频器，grpsl接组别判别模块的输出g。通过判断s的值设置内部减法计数器的初始值q端输出当前计数值。当计数到0且grpsl=“0000”时time0输出高电平以驱动蜂鸣器，发出时间到的警报。
（3）程序代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity djs is
port(
clock,en,aclr:in std_logic;
s:in std_logic_vector(1 downto 0);
grpsl:in std_logic_vector(3 downto 0);
q:buffer std_logic_vector(4 downto 0);
time0:out std_logic
);
end djs;
architecture behave_djs of djs is
begin
process(clock,aclr,s)
begin
if (aclr='1') then
if (s="00") then
q<="01010";
elsif (s="01") then
q<="01111";
elsif (s="10") then
q<="10100";
else
q<="11110";
end if;
else
if rising_edge(clock) then
if en='1' then
q<=q-1;
if (q="00000" and grpsl="0000") then
time0<='1';
else
time0<='0';
end if;
end if;
end if;
end if;
end process;
end behave_djs;
4、分频器模块
（1）功能：实现50MHz—1Hz的分频，为倒计时模块提供时钟。
（2）程序代码
library ieee;
use ieee.std_logic_1164.all;
entity fpq1 is
port(
clkin :in std_logic;
clkout:out std_logic);
end fpq1;
architecture behave_fpq1 of fpq1 is
constant N: Integer:=24999999;
signal Counter:Integer RANGE 0 TO N;
signal Clk: Std_Logic;
begin
process(clkin)
begin
if rising_edge(clkin) then --每计到N个（0~n-1）上升沿，输出信号翻转一次
if Counter=N then
Counter<=0;
Clk<=NOT Clk;
else
Counter<= Counter+1;
end if;
end if;
end process;
clkout<= Clk;
end behave_fpq1;
5、时间显示译码器
（1）功能：将时间信息在7段数码管上显示。
（2）程序代码
library ieee;
use ieee.std_logic_1164.all;
entity num_7seg is
port(
c:in std_logic_vector(4 downto 0);
hex:out std_logic_vector(13 downto 0)
);
end num_7seg;
architecture behave_num_7seg of num_7seg is begin
with c(4 downto 0) select
hex<= "10000001000000" when "00000" , --"0"
"10000001111001" when "00001" , --"1"
"10000000100100" when "00010" , --"2"
"10000000110000" when "00011" , --"3"
"10000000011001" when "00100" , --"4"
"10000000010010" when "00101" , --"5"
"10000000000010" when "00110" , --"6"
"10000001111000" when "00111" , --"7"
"10000000000000" when "01000" , --"8"
"10000000010000" when "01001" , --"9"
"11110011000000" when "01010" , --"10"
"11110011111001" when "01011" , --"11"
"11110010100100" when "01100" , --"12"
"11110010110000" when "01101" , --"13"
"11110010011001" when "01110" , --"14"
"11110010010010" when "01111" , --"15"
"11110010000010" when "10000" , --"16"
"11110011111000" when "10001" , --"17"
"11110010000000" when "10010" , --"18"
"11110010010000" when "10011" , --"19"
"01001001000000" when "10100" , --"20"
"01001001111001" when "10101" , --"21"
"01001000100100" when "10110" , --"22"
"01001000110000" when "10111" , --"23"
"01001000011001" when "11000" , --"24"
"01001000010010" when "11001" , --"25"
"01001000000010" when "11010" , --"26"
"01001001111000" when "11011" , --"27"
"01001000000000" when "11100" , --"28"
"01001000010000" when "11101" , --"29"
"01100001000000" when "11110" , --"30"
"11111111111111" when others; --" "
end behave_num_7seg;
6、组别显示译码器（显示组别）
（1）功能：将组别信息显示在7段数码管上。
（2）程序代码
library ieee;
use ieee.std_logic_1164.all;
entity showgroup is
port(
c:in std_logic_vector(3 downto 0);
hex:out std_logic_vector(6 downto 0)
);
end showgroup;
architecture behave_showgroup of showgroup is
begin
with c(3 downto 0) select
hex<= "1111001" when "0001" , --"1"
"0100100" when "0010" , --"2"
"0110000" when "0100" , --"3"
"0011001" when "1000" , --"4"
"1111111" when others; --" "
end behave_showgroup;
7、用原理图方法将各模块连接起来构成系统
五、设计收获以及存在的问题：
在这次课程设计中，我做的题目是抢答器的设计。我的设计思想是先将整个系统划分为组别判断电路模块groupslct，犯规判别与抢答信号判别电路模块fgqd，分频电路模块fpq1，倒计时控制电路模块djs，显示时间译码电路模块num_7seg模块，组别显示模块showgroup 模块这六个模块，各模块设计完成后，用电路原理图方法将各模块连接构成系统。
其中组别判断电路模块groupslct的设计着实让我费了不少时间。此模块首先的一个功能就是选出最快按键的那组。我想，由于人的反应速度远远小于50MHz，各组之间按键时间间隔远大于1/50M s，所
以在每次时钟（50MHz）上升沿时判断按键，便可将最快的一组选出
来。然后就是将选出的组别锁存。将按下按键的组别赋给一内部信号“h”（没有按键按下时h=“0000”），当复位键按下时（clr=‘1’）输出g=“0000”并且将另一内部信号rst置1。当复位后（rst=‘1’）有按键按下时将h的值给输出信号g，并且将标志信号rst清零。这样就实现最快按键组别锁存功能。
六、心得体会
通过此次设计，我掌握了数字电路的设计方法，尤其是模块划分、工程设计思想与电路调试能力，都有了一定的提高。为以后从事各种电路设计、制作与调试工作打下坚实的基础。
四路抢答器课程设计报告
四 路 抢 答 器 设 计 实 验 报 告 信息科学技术学院自动化*班 ****
四路抢答器设计实验报告 一、设计任务： 1、巩固和加深对电子电路基本知识的理解，提高综合运用本课程所学知识的能 力。 2、养成根据设计需要选学参考书籍，查阅相关手册、图表和文献资料的自学能力。 3、通过电路方案的分析、论证和比较，设计计算和选取元器件、电路组装、 调试和检测等环节，初步掌握简单实用电路的分析方法和工程设计方法。 4、学会简单电路的实验调试和性能指标的测试方法，提高学生动手能力和进行 数字电子电路实验的基本技能。 二、技术指标 抢答器是一种具有优先输出的电子电路。它的基本功能是，在四组参赛的情况下，首先抢答者发出抢答信号，此时其他参赛组的抢答电路即失去控制作用。在优先抢答者解除抢答信号后，电路才自动恢复到各组又可均等抢答的状态中。 1、设计一个可供4人进行的抢答器。 2、系统设置复位按钮，按动后，重新开始抢答。
3、抢答器开始时数码管无显示，选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。抢答后显示优先抢答者序号，同时发出音响。并且不出现其他抢答者的序号，这样其它选手无法再抢答，达到抢答目的。 4、抢答器具有定时抢答功能，本抢答器的时间设定为10秒，当主持人启动“开始”开关后，定时器开始减计。 5、设定的抢答时间，选手可以抢答，这时定时器开始工作，显示器上显示选手 的和抢答时间。并保持到主持人按复位键。 6、当设定的时间一到，而无人抢答时，本题报废，选手们无法再抢答，同时扬 声器报警发出声音，定时器上显示0。 三、元件清单：
数字逻辑课程设计方案智力竞赛抢答器逻辑电路设计方案
内蒙古师范大学计算机与信息工程学院《数字电路》课程设计报告 设计题目智力竞赛抢答器逻辑电路设计指导教师戚桂美职称讲师 姓名*** 学号2009******* 日期2011/7/12
智力竞赛抢答器逻辑电路设计 计算机与信息工程学院 2009级 2009******* 指导教师戚桂美讲师 摘要设计一个可以容纳4名选手或4个代表队比赛的抢答器。设置一个系统清除和抢答控制开关S，该开关由主持人控制。抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并将优先抢答选手的编号保持到显示器上，直到主持人将系统清除为止。 关键字抢答器电路图 74LS74 1引言 智力竞赛是一种生动活泼的教育形式和方法，通过抢答和必答两种方式能引起参赛者和观众的极大兴趣，并且能在极短的时间内，使人们增加些科学知识和生活常识。 在进行智力竞赛抢答时，各参赛者考虑好后都想抢先答题。如果没有合适的设备，有时难以分清它们的先后，是主持人感到为难。为了使比赛能顺利进行，需要有一个能判断抢答先后的设备，来做一个公正的裁判员。称之为智力竞赛抢答器。 2设计任务及主要技术指标和要求 2.1 主要的设计指标和要求 主持人没有宣布抢答开始时，抢答不起作用；在主持人宣布抢答开始后，可以进行抢答。它的任务是从若干名参与者中确定出最先的抢答者，立即将其编号锁存，并在LED数码管上显示选手的编号，同时用声和光提示。此外，封锁输入电路，禁止其他选手抢答，优先抢答选选手的编号一直保存到主持人将系统清零为止。为此我们小组决定就这次机会设计一个低成本但又能满足需要的四路智力竞赛抢答器。
2.2 设计任务和要求 (1) 设计一个可以容纳4名选手或4个代表队比赛的抢答器。 (2)设置一个系统清除和抢答控制开关S，该开关由主持人控制。 (3) 抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并将优先抢答选手的编号保持到显示器上，直到主持人将系统清除为止。 3工作原理 接通电源后： 主持人的开关拨到“清除”状态，此时抢答器处于禁止状态，编号显示器处于“0”；主持人将开关设置为“开始”状态，并宣布“开始抢答”，此时抢答器开始工作。 当参加智力竞赛的选手摁下手中的抢答器时，蜂鸣器和LED数码管会用声和光提示，并显示该小组的编号。 只有最先抢答者的编号才能被锁存，并在LED数码管上显示选手的编号，同时用声和光提示。 由以上两个条件可以想到： 用D触发器来实现，D触发器是一个输出跟输入一样的触发器。 将主持人的开关和D触发器的清零端相连。 D触发器是一个在CP脉冲上升沿时反转的触发器。所以只要有一个抢答器输出为1时，就让所有抢答器的脉冲没有上升沿，这样就轻而易举的让其他小组的抢答无效了。 蜂鸣器和LED数码管的提示延续到主持人清零为止，不能在变。 当一轮抢答结束后，主持人将其清零，准备下一轮抢答。
fpga数字钟课程设计报告
f p g a数字钟课程设计报告 Prepared on 24 November 2020
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求
设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。
四人抢答器课程设计报告
电子技术课程设计 智力竞赛抢答器 姓名：郑亚林 班级：08级电子一班 学号：200800800461 指导老师：李素梅
四人智力竞赛抢答器 一、设计目的 1、掌握四人智力竞赛抢答器电路的设计。 2、熟悉数字集成电路的设计和使用方法。 3、掌握应用Multisim软件对电路的设计及仿真 二、设计任务与要求 1、设计任务 设计一个可供4名选手参加比赛的智力竞赛抢答器的数字电路。设定答题时间为30秒倒计时，时间到时，蜂鸣器会报警至主持人按下复位键。选手抢答时，数码显示选手组号，同时计分部分对应选手组别的发光二极管发光，在30秒内答对时主持人按下加分键，给相应的组别加一分。 2、设计要求 (1)4名选手编号为：1，2，3，4。各有一个抢答按钮，按钮的编号与选手的编号对应，也分别为J1，J2，J3，J4。 (2)给主持人设置一个控制按钮J5，用来控制系统清零（抢答显示数码管灭灯）和一个加分按钮J6，用来给同学加分，设定最高分为9 (3)抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，该选手编号立即锁存，并在抢答显示器上显示该编号，封锁输入编码电路，禁止其他选手抢答。抢答选手的编号一直保持到主持人将系统清零为止。 (4)抢答器具有定时30秒答题倒计时的功能。当选手按下抢答按钮后，开始倒计时，显示器显示倒计时间，倒计时结束时，扬声器响，保持到主持人将系统清零为止。 三、四人智力竞赛抢答器电路原理及设计 1、设计思路 抢答器整个系统可分为三个主要模块：抢答鉴别模块、计分模块、答题倒计时模块。即当抢答开始后，选手抢答按动按钮，锁存器锁存相应的选手编码，同时用数码管把选手的编码显示出来，对应加分模块的发光二极管也会发光。当有选手抢答成功后，30秒答题倒计时开始跑秒，若选手在规定的时间内答对题，主持人按下J6给相应的选手加一分并且按下J5，系统清零。 2、系统框图 抢答开始后，当选手首先按某一开关键时，可通过触发锁存电路被触发并锁存，在输出端产生相应的开关电平信息，同时为防止其它开关随后触发而产生紊乱，最先产生的输出电平变化又反过来将触发电路锁定。然后在译码器中译码，将触发器输出的数据转换为数码管需要的逻辑状态。最后在显示电路中显示出所
EDA课程设计—四人抢答器设计
摘要 现代生活中，数字电路产品与我们接触的是越来越平凡了，包括计算机、电子表、智能仪器表及其它很多领域中，它给我们带来的不仅是工作上的方便，而且也给我们的生活娱乐添滋加彩。这次EDA课程设计中，我做的是四人抢答器，基于设计要求，本文主要是从锁存器及计数器功能和VHDL语言着手，但侧重点在用VHDL语言上。首先简单介绍一下数字电路、EDA、VHDL等的有关知识，其次介绍了一下设计要求和我的设计构想，再运用VHDL语言特点，写出程序代码，最后是一些总结和抢答器部分实验电路图与倒计时设计的电路图和用MAX+PLUSII软件仿真的结果部分图附录等部分。 关键词：置位；复位；锁存；计数器；七段显示器；MAX+PLUSII；译码器 目录 摘要： (1) 引言: (2) 一、设计任务及要求: (2) 二、题目分析与整体构思: (2) 三、VHDL程序设计: (3) 四、心得体会及模型评价与推广: (5) 附录: (6) 参考文献: (10)
引言 数字电路主要是基于两个信号（我们可以简单的说是有电压和无电压），用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。 EDA技术又称电子设计自动化，它是为解决自动控制系统设计而提出的，从70年代经历了计算机辅助设计（CAD），计算机辅助工程（CAE），电子系统设计自动化（ESDA）3个阶段。前两个阶段的EDA产品都只是个别或部分的解决了电子产品设计中的工程问题；第三代EDA工具根据工程设计中的瓶颈和矛盾对设计数据库实现了统一管理，并提出了并行设计环境概念，提供了独立于工艺和厂家的系统级的设计工具。 VHDL（VERY HIGH SPEED INTEGRA TED CIRCUIT HARDW ARE DESCRIPTION LANGUAGE）语言最早是有美国国防部提出的，它支持行为领域和结构领域的硬件描述，并且可以从最抽象的系统级一直到最精确的逻辑级，在描述数字系统时，可以使用前后一致的语义和语法跨越多个层次，并且使用跨越多个级别的混合描述模拟该系统。因此，它可以由高层次行为描述子系统及低层次详细实现子系统所组成的系统模拟。它有两个版本IEEEStd1076-1987[LRM87]和IEEEStd1076-1993[LRM93]，他们并不完全兼容，但做一些修改就可以兼容了。 许多公司都为VHDL开发出了编译和仿真软件，其中Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用MAX+PLUSII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。设计处理一般在数分钟内内完成。特别是在原理图输入等方面。 一、设计任务及要求： 本设计要求做一个四人抢答器，并要求当有某一参赛者首先按下抢答开关时，相应 显示灯亮并报警，此时抢答器不再接受其他输入信号。电路具有回答问题时间控制功能。要求回答问题时间小于等于100s（显示0-99），时间采用倒计时方式。当到达限定时间，发出警告。 二、题目分析与整体构思： 对于一个四人抢答器，四个选手在电路中的起始控制作用是一样的，当裁判员宣布开始抢答时，谁先按下他前面的控制开关，他的灯就会亮，而且这时其他人再怎么按，也就不会亮了，说明每个人对其他人都有一个先发制人的作用，及每个人都在时间控制下，能锁存住其他选手的功能。当有一个指示灯亮了，计数器就开始从99开始倒计时，到0时还要警告声，这样计数器开始工作就是在指示灯的指示下工作。 可以设四个人分别为输入端A，B，C，D；因为四个输入端在VHDL中，要求四个输入端
竞赛抢答器设计报告
一、设计内容： 为了保证抢答竞赛的公正性、准确性、提高竞赛得分的透明性并能产生激烈的竞赛气氛，要求由电子电路实现一个多人参赛,具备限时开始抢答, 限时结束抢答, 抢答结束后有声、光指示并能加/减计分的“竞赛抢答器”。 二、主要要求及指标： 1. 设一个主持人按键, 供主持人宣布抢答开始. 抢答开始后, 四个抢答 按键才有效, 同时启动限时定时器。 2. 设四个抢答按键供四人抢答使用，第一个抢答键按下后要锁住抢答器， 并用声、光指示，要显示是几号按键抢到。后按的抢答键不起作用。 3. 安排倒计数定时器。开始后若预定时间内无人抢答，自动给出信号停止 抢答。倒计数定时器的时间可以随意预置。倒计数计数脉冲要准确。 4．设两个计分按键，加/减由主持人控制。 5．每组安排一个三位加/减可逆计数器实现计分，从预置的１００分开始，答对者加１０分，答错则扣１０分。 三、设计思路及电路工作原理： 设计思路及原理 根据要求可以将电路分为三大部分，控制抢答结果的抢答电路；负责倒计时的倒计时电路；完成分数加减的计分电路。其中抢答电路最为重要，倒计时电路与计分电路都由抢答电路控制，倒计时电路与计分电路有很多相似的地方所用的芯片应该相似，关键在于如何将三个电路联系在一起。 抢答电路要实现的功能是在主持人开关控制下能够让四个选手抢答，并且在第一个人抢答之后其他人不能抢答。这就要求电路能够进行优先编码并且能够锁存优先编码。编码器使用74LS148能够实现四位的抢答，要实现锁存只需要将该芯片的使能端EI变成高电平。能够让主持人控制编码器可以通过基本RS触发器或者与非门实现，但是后者显然逻辑会比较复杂所以放弃。 倒计时电路，可以通过秒脉冲触发计数器的使其实现倒计时，同时要在有选手抢答后停止倒计时，就需要计数器有一个类似使能端的端口。使用74LS192芯片可以将秒脉冲接入DOWN端UP端接高电平能够实现单一的倒计时。需要倒计时停止的时候，可以给CLR端输入高电平，此时计时器清零。同时也可以使用
FPGA设计的报告课程设计
FPGA课程设计 实 验 报 告
实验一：设计一个可控的100进制可逆计数器 一、实验要求 用DE2-115开发板下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、关键词 可控制、可逆、100进制、复位、暂停、递增、递减 三、内容摘要 module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出，其目的是 低四位和高四位分别表示计数器的个位和十位。*/ input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型 always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin if(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过else begin case({minus,plus})//case语句模块，包含加，减和暂停四个模块 2'b10: if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一begin qout[3:0]<=9;//给个位赋值 if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值 else qout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一end else qout[3:0]<=qout[3:0]-1;//个位减一 /*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零，则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01: if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一begin
课程设计四人抢答器实验报告
课程设计四人抢答器实验报告
课题：四人智力抢答器专业： 班级： 学号： 姓名： 指导教师： 设计日期： 成绩： 电气学院
四人智力抢答器设计报告 一、设计目的作用 1.掌握四人智力竞赛抢答器电路的设计、组装与调试方法。 2.熟悉数字集成电路的设计和使用方法。 二、设计要求 设计一台可供4名选手参加比赛的智力竞赛抢答器。当主持人说开始时，四人开始抢答，电路能判别出四路输入信号中哪一路是最先输入信号，并给出声、光、数码显示。 (1) 4名选手编号为：1，2，3，4。各有一个抢答按钮，按钮的编号与选手的编号对应，也分别为1，2，3，4。 (2) 给主持人设置一个控制按钮，用来控制系统清零和抢答的开始。 (3) 抢答器具有数据锁存的功能。抢答开始后，若有选手按动抢答按钮，该选手指示灯亮并立即锁存，同时扬声器给出音响提示，禁止其它选手抢答。抢答选手的指示灯一直保持到主持人将系统清零为止。 （4）选择B题的除了具有上述功能外，还要在声、光显示的同时，在数码管上显示选手的编号，编号一直保持到主持人将系统清零为止。 三、设计的具体实现 1、系统概述
电路主要由脉冲产生电路，锁存电路，编码及译码显示电路和音响产生电路。当有选手抢答时首先锁存，防止其它选手抢答，然后编码，再经4线7段译码器将数字显示到显示器上同时产生音响，电路结构系统如图： (1)以锁存其为中心的编码显示器 抢答信号的判断和锁存能够采用触发器或锁存器。若以四D触发器74LS175为中心构成编码锁存系统，编码的作用是把锁存器的输出转化为8421BCD码，进而送给7段显示译码器。其真值表为： 锁存器输出编码器输出 Q4 Q3 Q2 Q1 D C B A 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 0 1 1 1 0 0 0 0 1 0 0
抢答器课程设计报告
抢答器课程设计报告 我们要掌握抢答器电路原理和分析电路设计流程，每个电路的设计都要有完整的设计流程。 1、本课题要求设计一台可供4名选手参加比赛的智力竞赛抢答器。 2、4名选手编号为1、2、 3、4各有一个抢答按钮，按钮的编号与选手的编号对应，也分别为1、2、3、4。 3、设置一个系统清除和抢答控制开关S，该开关由主持人控制。 4、抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，改选手编号立即锁存，并在编号显示器上显示该编号，同时扬声器给出音响提示，同时封锁输入编码电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 本设计主要由COMS系列数字集成电路CD4511、NE555等组成。其工作原理为：接通电源后，将开关拨到”清除”状态，抢答器处于禁止状态，编号显示器不亮；将开关置于“开始”状态，抢答器开始工作。在抢答时，抢答器完成：优先判断、编号锁存、编号显示、蜂呜发音。当一轮抢答之后，如果再次抢答必须再次操作“清除”和“开始”状态开关抢答器才能工作。 1、开关编码电路
电路中，R1、R2、R3、R4、用于分压，当任一开关按下时，相应的输出为高电平，否则为低电平。电路直接把每个开关对应的BCD8421码中为“1”的隔着二极管连到对应的线上，其中二极管的作用是防止短路。当某个开关按下时，与它相连的输出线将为高电平，其它输出线为低电平，输出既为这个开关的8421码。 2、显示电路 这部分电路要求将编码电路送入8421码，译为十进制数并驱动七段数码显示管显示出答题者的编号。CD4511是一块BCD—十进制译码/驱动器，并带有锁存端口。 3、控制电路 这部分电路的作用完成三个任务：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是使其他选手按键操作无效；三是防止提前按键。 按下未按下“开始”按钮前，CD4511BLANKING引脚为低电平，CD4511不工作，可防止抢答者提前按键。当“开始”按下后，当所有抢答者开关均未按下时，锁存器输出全为低电平，该信号作为锁存器使能端LD的控制信号，使锁存器处于等待接收触发输入状态；当任一开关按下时，输出信号中必有一路为高电平，经逻辑或运算后U1A输出为高电平。一但有高电平输入，不管另一输入端状态如何，输出保持高电平不变，这个电平控制CD4511锁存端使其他按键操作无
智力竞赛抢答器设计报告(DOC)
数字电路课程设计智力竞赛抢答器设计报告
目录 一、设计题目 (1) 二、设计要求与设计说明 (1) 三、课题分析与设计说明 (2) 四、设计思路及原理 (2) 五、单元设计及实现 (3) 1、抢答信号产生电路 (3) 2、编码电路 (3) 3、锁存电路 (4) 4、译码电路 (5) 5、延时电路 (6) 6、振荡电路 (7) 六、总体设计及实现 (9) 七、调试仿真 (10) 八、零件表 (12) 九、设计总结 (13) 十、参考资料 (13)
一、设计题目 智力竞赛抢答器 二、设计要求与设计说明 1、最多可以容纳5名选手或5个代表队参加比赛，他们的编号分别为1、 2、 3、 4、5，各用一个抢答按钮，其编号与参赛者的号码一一对应，此外，还有一个按钮给主持人用来清零，这些按钮（共六个）均采用自制的触摸按钮。 2、抢答器具有数据锁存功能，并将所锁存的数据用LED数码管显示出来。主持人将抢答器清零后，若有参赛者的手指触及抢答器触摸按钮，数码管立即显示出最先动作的选手的编号，同时蜂鸣器发出间歇式声响，声音持续时间约一秒钟。 3、抢答器对参赛选手动作的先后有很强的分辨能力。即使他们动作的先后只相差几毫秒，抢答器也能分辨出来。也就是说，数码管不显示后动作选手的编号，只显示先动作选手的编号并保持到主持人清零为止。 4、在各抢答按钮为常态时，主持人可用清零按钮将数码管变为零态，直至有人使用抢答按钮为止。 5、画出总体电路图并列出元器件清单。
三、课题分析与设计说明 智力竞赛抢答器的抢答部分由抢答信号产生电路、编码电路组成，锁存和显示最先动手选手编号的功能由锁存电路、译码电路组成，延时电路在按钮按下后提供一个约一秒的电平信号，经振荡电路振荡送至蜂鸣器，使蜂鸣器产生约一秒的提示音。主持人清零功能由信号产生电路和锁存电路共同实现。 四、设计思路及原理 模块化电路：方便电路安装和调试。 将电路分为抢答信号产生电路、编码电路、锁存电路、译码电路、延时电路、振荡电路。 抢答信号产生电路是一组自恢复按钮，提供用以编码的电平信号，编码电路实现将按钮编号编码为二进制数，锁存电路实现对编码的二进制数的锁存，以及将二进制数输入译码电路，译码电路实现将二进制数译码并显示在数码管上，延时电路在按钮按下后产生一个约一秒的电平信号，触发振荡电路，振荡电路起振，蜂鸣器产生约一秒的间断提示音。
FPGA课程设计报告
F P G A 课 程 设 计 报 告 学部：信息科学与技术学部 专业：通信工程 班级：10级1班 学号：100103011125 姓名：万洁 指导老师：祝宏 合作伙伴：张紫君 2012.12.13
一．《任务书》： 实验一100进制的可逆计数器（11——12周）实验二交通灯控制系统（15周） 实验三多功能数字钟系统（14-15周）二．实验书写格式： 一：题目要求 二：程序代码 三：操作步骤及运行结果截图 四：心得体会 三．实验附录： 一：老师提供的资源 二：关于实验所用EP4CE115F29板的简介
实验一100进制的可逆计数器 一、设计一个可控的100进制可逆计数器，要求用实验箱下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、程序如下： module keni100(CLR,CLK,PLUS,MINUS,OUT); //100进制的可逆计数器 input CLR,PLUS,MINUS,CLK; output [7:0]OUT; reg [7:0]OUT; always@(posedge CLK) begin if(!CLR) //如果CLR为零，输出为零；反之，运行else程序 OUT[7:0]<=0; else
begin if(PLUS==0 && MINUS==1) //100进制的递减计数 begin if (OUT[3:0]==0) begin OUT[3:0]<=9; if (OUT[7:4]==0) OUT[7:4]<=9; else OUT[7:4]<=OUT[7:4]-1; end else OUT[3:0]<=OUT[3:0]-1; end if(PLUS==1 && MINUS==0) //100进制的递增计数 begin if (OUT[3:0]==9) begin OUT[3:0]<=0; if (OUT[7:4]==9) OUT[7:4]<=0; else OUT[7:4]<=OUT[7:4]+1; end else OUT[3:0]<=OUT[3:0]+1; end if(PLUS==1 && MINUS==1) OUT<=OUT; //若PLUS和MINUS都为1，暂停计数 if(PLUS==0 && MINUS==0) OUT<=0; //若都为零，输出为零end end endmodule 三、运行程序 1、在quarters II9.1输入程序 打开quarters II界面，点击file→New,在出现的对话框，如图1.1所示，选择Text File，点击OK.
数字电子技术课程设计报告四人抢答器精修订
数字电子技术课程设计报告四人抢答器 GE GROUP system office room 【GEIHUA16H-GEIHUA GEIHUA8Q8-
数字逻辑电路 课程设计报告系（部）：三系 专业：通信工程 班级： 12 通信 2 班 姓名：杨超 学号： 成绩： 指导老师：李海霞 开课时间： 2013-2014 学年 2 学期
一、设计题目 数字式竞赛抢答器 二、主要内容 1、分析设计题目的具体要求 2、完成课题所要求的各个子功能的实现 3、用multisim软件完成题目的整体设计 三、具体要求 (1) 在给定5V直流电源电压的条件下设计一个可以容纳四组参赛者的抢 答器，每组设定一个抢答按钮供参赛者使用。4名参赛者编号为：1、2、3、4，按钮的编号与选手的编号对应，也分别为1、2、3、4。 (2) 设置一个系统清零和抢答控制开关K=space（该开关由主持人控 制），当开关K被按下时，抢答开始（允许抢答），打开后抢答电路清零。 (3) 抢答器具有一个抢答信号的鉴别、锁存及显示功能。即参赛者的开关 中任意一个开关被按下，锁存相应的编号，并在抢答显示器上显示该编号，同时扬声器发声。此时再按其他任何一个抢答器开关均无效，优先抢答选手的编号一直保持不变，直到主持人将系统清除为止。 (4) 抢答器具有定时（9秒）抢答的功能。当主持人按下开始按钮后，定 时器开始倒计时，定时显示器显示倒计时间，若无人抢答，倒计时结束时，扬
声器响。参赛者在设定时间（9秒）内抢答有效，抢答成功，扬声器响，同时定时器停止倒计时，抢答显示器上显示选手的编号，定时显示器上显示剩余抢答时间，并保持到主持人将系统清零为止。 (5) 如果抢答定时间截止，却没有选手抢答时，本次抢答无效。系统扬声 器报警，并封锁输入编码电路，禁止选手超时后抢答，时间显示器显示0。四、进度安排 第一天：介绍所用仿真软件；布置任务，明确课程设计的完整功能和要求。 第二天：消化课题，掌握设计要求，明确设计系统全部功能，图书馆查阅资料。 第三天：确定总体设计方案，画出系统的原理框图。 第四天：绘制单元电路并对单元电路进行仿真。 第五天：分析电路，对原设计电路不断修改，获得最佳设计方案。 第六天：完成整体设计并仿真验证。 第七天：对课程设计进行现场运行检查并提问，给出实践操作成绩。 第八天：完成实践报告的撰写 五、成绩评定 课程设计成绩按优、良、中、及格、不及格评定，最终考核成绩由四部分组成： 1、理论设计方案，演示所设计成果，总成绩40％；
四人抢答器课程设计报告
《数字电子技术基础》课程设计任务书 专业：电气工程及其自动化班级：13电气专升本 学号：130732002 姓名：陈云飞 指导教师：耿素军 二零一三年十一月二十六日
四路数电抢答器 一、课程设计（论文）要求及原始数据（资料）: 1)设计制作一个容纳4组参赛队的数字式抢答器，每组设置一抢答按钮供抢答者使用。 2)设计抢答者的输入抢答锁定电路、抢答者序号编码、译码和显示电路。 3)设计定时电路，声、光报警或音乐片驱动电路。 4)设计控制逻辑电路，启动、复位电路。 5)设计计分电路，犯规电路。 6)安装自己设计的电路和仿真。 7)写出设计报告。 二、课程设计进度: 二、主要参考文献 【1】阎石《数字电子电路》. 北京：高等教育出版社. 2007 【2】康华光. 《电子技术基础》（数字部分）. 北京：高等教育出版社. 2000 【3】何小艇《电子系统设计》浙江大学出版社，2000 【4】董诗白《数字电子技术》高等教育出版社，2001 【5】吕思忠《数字电路实验与课程设计》，2001
专业班级 13电气专升本学生陈云飞李安瑞王菲安浩然王克强 课程设计(论文) 工作截至日期 2013-12-10 课程设计评语 课程设计成绩;
目录 1课程设计目的 (1) 2设计指标 (1) 3 总体框题设计 (1) 4方案设计 (2) 5总电路图设计 (8) 6使用元件 (9) 7总结 (10) 8 参考文献 (11)
一、课程设计目的 1.掌握四人智力竞赛抢答器电路的设计、组装与调试方法。 2.熟悉数字集成电路的设计和使用方法。 二、设计指标 (1)设计制作一个容纳4组参赛队的数字式抢答器，每组设置一抢答按钮供抢答者使用。 (2)设计抢答者的输入抢答锁定电路、抢答者序号编码、译码和显示电路。 (3)设计定时电路，声、光报警或音乐片驱动电路。 (4)设计控制逻辑电路，启动、复位电路。 (5)设计计分电路，犯规电路。 (6)安装自己设计的电路和仿真。 （7）写出设计报告。 三、总体框图设计 当主持人宣布开始，定时电路开始秒脉冲电路的作用而进行倒记时，并通过译码器在显示器中显示。报警电路给出声音提示。当选手首先按某一开关键时，可通过触发锁存电路被触发并锁存，在输出端产生相应的开关电平信息，同时为防止其它开关随后触发而产生紊乱，最先产生的输出电平变化又反过来将触发电路锁定。然后在译码器中译码，将触发器输出的数据转换为数码管需要的逻辑状态。最后在显示电路中显示出所按键选手的号码。若有多个开关同时按下时，则在它们之间存在着随机竞争的问题，结果可能是它们中的任一个产生有效输出。如图1.
数字式竞赛抢答器设计报告
数字式竞赛抢答器设 计报告 1、设计任务与要求 （1）设计一个可容纳7组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 （2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 （3）设置一个主持人“复位”按钮。 （4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，由指示灯显示抢答组的编号，同时扬声器发出2~3秒的音响。 选做扩展功能： （5）设置一个计分电路，每组开始预制100分，由主持人计分，答对一次加10分，答错一次减10分。 2、设计原理
定时抢答器的总体框图如图1所示，它由主体电路和扩展电路两部分构成，主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。扩展电路完成各选手的得分显示功能。 定时抢答器的工作过程是：接通电源时，主持人将开关置于“清除”位置，抢答器处于禁止工作状态，编号显示器灭灯；抢答开始时，主持人将控制开关拨到“开始”位置，扬声器给出声响提示，抢答器处于工作状态，这时，抢答器完成以下工作：（1）优先编码器电路立即分辨出抢答者编号，并由锁存器进行锁存，然后由译码显示电路显示编号；（2）扬声器发出短暂声响，提醒主持人注意；（3）控制电路要对输入编码电路进行封锁，避免其他选手再次进行抢答；（4）当选手将问题回答完毕，主持人操作计分开关，计分电路采用十进制加/减计数器、数码管显示。本轮抢答完毕，主持人操作控制开关，使系统回复到禁止工作状态，以便进行下一轮抢答。 单元电路设计： （1）抢答电路 抢答电路包括抢答按钮、优先编码电路、锁存器、译码显示电路。抢答电路的功能有两个：一是能分辨出选手按键的先后，并锁存优先抢答者的编号，供译码显示电路用；二是要使其他选手的按键操作无效。
基于FPGA的VGA显示设计报告
正文 一，VGA时序标准 VGA是一种常用的显示输出接口，采用行场扫描控制结合RGB三色合成原理，输出 显示信号。每个VGA接口为15针接口，分三行排布，每行5针。如图所示： 图1.1 VGA接口 15针并未全部使用，有效的信号线共5根，即红绿蓝三基色信号线：R,G,B，每线电压从0V到0.71V变化，表示无色到饱和，依据电平高低，显示颜色的饱和程度。行同步控制信号，Hsync,控制每行扫描像素的有效和失效。场同步：Vsync,控制场方向，即整个图像显示过程的时间长度，场同步中的显示部分的时间长度，等于每行扫描时间的总和。 在不同刷新频率下，显示每个像素的时间是不同的，相同刷新频率下，每个像素显示时间是固定的，所以，不同的每个像素写入时间，导致了分辨率的不同。因为VGA的显示是逐行扫描，每行从左到右扫描，到了行尾，回归到下一行的行头，继续向尾部扫描。所以，显示原理是逐次写入每行的像素数据，直到整幅图像显示成功为止。 VGA显示的数据是不能锁存的，所以必须一次又一次的连续输入数据，72Hz的刷新率下，一秒钟显示72幅图像，所以，需要连续写入72幅图像，才能达到一秒的显示效果。所以，VGA显示图像，要反反复复写入图像数据，才能得到持续的显示效果。 图1.2 VGA接口线序 VGA显示，无法做到类似于TFT液晶屏的定点写入，VGA是扫描式暂时显示，所以时序显得尤为重要，时序出现失误，图像会出现走形，无法达到准确效果。而显示的时序控制主要依靠两条数据通道：行同步和场同步，即Hsync和Vsync，其控制了扫描显示的起点和终点，同时控制扫描起点的时间，通过时间的控制，达到确定的显示效果。 具体的控制时序图如下：
四人竞赛抢答器实验报告
数电实验报告 姓名：侯婉思 专业：通信工程 班级：1111 学号：11387121 指导老师：田丽娜
四人竞赛抢答器实验报告 一．前言 现今，形式多样、功能完备的抢答器已广泛应用于电视台、商业机构、学校、企事业单位及社会团体组织中，它为各种知识竞赛增添了刺激性、娱乐性，在一定程度上丰富了人们的业余生活。 对于抢答器我们大家都知道那是用于选手做抢答题时用的，选手进行抢答，抢到题的选手来回答问题。抢答器不仅考验选手的反应速度同时也要求选手具备足够的知识面和一定的勇气。选手们都站在同一个起跑线上，体现了公平公正的原则。 本文介绍了一种用74系列常用集成电路设计的高分辨率的4路抢答器。该抢答器为全数字集成电路设计，具有分组数多、分辨率高等优点。该抢答器除具有基本的抢答功能外，还具有优先能力,定时及复位功能。主持人通过控制开关使抢答器达到复位的功能。 二．实验目的 1. 学习并掌握抢答器的工作原理及其设计方法 2. 熟悉各个芯片的功能及其各个管脚的接法。 3. 灵活运用学过的知识并将其加以巩固，发散思维，提高学生的动手能力和思维的缜密。 三．设计任务与要求 1、设计任务 设计一台可供4名选手参加比赛的竞赛抢答器。选手抢答时，数码显示选手组号。 2.设计要求： 抢答器的基本功能： 1.设计一个智力抢答器，可同时供四名选手或四个代表队参加比赛，编号为一，二，三，四，各用一个抢答按钮，分别用四个按钮S0——S3表示。 2.给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管清零）。 3.抢答器具有数据锁存和显示的功能，抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，此外，要封锁输入电路，实现优先锁存，禁止其他选手抢答，优先抢答选手的编号一直保持到主持人将系统清零为止。 简言之，有选手按下时，显示选手的编号。同时，其他人再按下时电路不做任何处理。也就是说，如果有选手按下以后，别的选手再按的话电路不会显示是他的编号。 4.可用555定时器产生频率为1H z的脉冲信号，作为触发器的CP信号。四．四人竞赛抢答器电路原理及设计
多路抢答器课程设计报告详解
课程设计说明书 题目：多路抢答器设计 二级学院机械工程学院 年级专业14级机械设计制造及其自动化学号1401210012 学生姓名曾骏 指导教师洪云 教师职称讲师
目录 摘要 (1) 一、绪论 (1) 1、单片机抢答器的背景 (1) 2、单片机的应用 (2) 3、抢答器的应用 (3) 二、方案设计 (4) 1、总方案设计 (4) 2、基本功能 (4) 3、扩展功能 (5) 三、硬件电路设计 (6) 1、单片机的选择 (6) 2、各模块设计 (7) 2.1、单片机最小系统 (7) 2.2、抢答按键电路 (8) 2.3、显示器电路 (8) 2.4、蜂鸣器音频输出电路 (9) 四、软件设计 (10) 1、程序设计 (10) 2、主程序设计 (11) 五、心得体会 (12) 附录 1.程序清单 (13) 2.硬件图 (23) 六、参考文献 (24)
摘要 此次设计使用AT89C51单片机为核心控制元件,设计一个简易的抢答器，与数码管、报警器等构成八路抢答器，利用了单片机的延时电路、按键复位电路、时钟电路、定时/中断电路等。设计的抢答器具有实时显示抢答选手的号码和抢答时间的特点，而复位电路，则使其能再开始新的一轮答题和比赛，与此同时还利用汇编语言编程，使其能够实现一些基本的功能。 本次设计系统实用性强、判断精确、操作简单、扩展功能强等。它的功能实现是比赛开始，主持人读完题之后按下总开关，则计时开始，此时数码管开始进行1s的减计时，直到有一个选手按下抢答按钮，这时对应的数码管上会显示出该选手的编号和抢答所用的时间，同时该选手的报警器也会发出声音，来提示有人抢答本题。如果在规定的30s时间内没有选手做出抢答，则此题作废，即开始重新一轮的抢答。 关键词：单片机、抢答器、数码管、报警器 一、绪论 1、单片机抢答器的背景 二十世纪跨越了三个“电”的时代，即电气时代、电子时代和现已进入的电脑时代。这种电脑，通常是指个人计算机，简称PC机。它由主机、键盘、显示器等组成。还有一类计算机，大多数人却不怎么熟悉。这种计算机就是把智能赋予各种机械的单片机（亦称微控制器）。单片机的最小系统只用了一片集成电路，即可进行简单运算和控制。因为它体积小，通常都藏在被控机械的“肚子”里。它在整个装置中，起着有如人脑的作用，要是它出了毛病，那么整个装置就将瘫痪。现在，这种单片机的使用领域已十分广泛，如智能仪表、实时工控、通讯设备、导航系统、家用电器等。各种产品一旦用上了单片机，就能起到使产品升级换代的功效，常在产品名称前冠以形容词--“智能型”。如智能型洗衣机等。现在有些工厂的技术人员或其它业余电子开发者搞出来的某些产品，不是电路太复杂，就是功能太简单且极易被仿制。究其原因，可能就卡在产品未使用单片机或其它可编程逻辑器件上。
数电课程设计八路智力竞赛抢答器设计
数电课程设计八路智力竞赛抢答器设 计
课程设计任务书 题目: 八路智力竞赛抢答器设计 初始条件： ◆教材：《电子线路设计·实验·测试》第三版谢自美主编华中 科技大学出版社 ◆元器件：74LS48三片，72LS192两片，74LS279、74LS148、 74LS00、74LS11、555各一片，数码管三个，发光二极管一个，开 关、电阻、电容若干，面包板，导线若干 ◆仿真：Proteus仿真软件 要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） ◆多路智力竞赛抢答器功能要求： 基本功能： 1．设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，她们的编号分别是0、1、2、3、4、5、6、7，各用一个抢 答按钮，按钮的编号与选手的编号相对应，分别是S0、S1、S2、 S3、S4、S5、S6、S7。 2．给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭灯）和抢答的开始。
3．抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编 号，同时扬声器给出音响提示。另外，要封锁输入电路，禁止其 它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零 为止。 扩展功能： 1．抢答器具有定时抢答的功能，且一次抢答的时间能够由主持人设定。当节目支持人按下“开始”按钮后，要求定时器立即倒计 时，并在显示器上显示，同时扬声器发出短暂的声响，声响持续 时间0.5s左右。 2．参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系 统清零为止。 3．如果定时抢答的时间已到，却没有选手抢答，则本次抢答无效，系统短暂报警，并封锁输入电路，禁止选手超时后抢答，时间显 示器上显示00. 报告要求： 课程设计的内容要求用A4纸打印，且页数不得少于20页。 时间安排：
课程设计报告---四人抢答器
课程设计报告设计题目四人抢答器 摘要
在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器。通过抢答器的数显，灯光和音响等手段指示出第一抢答者。同时还可以设置定时、记分犯规及奖惩等多种功能。 本设计采用手动抢答的方式，有人抢答后，系统自动封锁其他人的抢答按钮，使其不能再抢答，从而实现抢答功能。 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。经过模拟仿真，下载到开发板等工作后数字抢答器成型。 关键字 抢答电路定时电路报警电路时序控制
目录 摘要 (1) 第1章概述 (3) 第2章课程设计任务及要求 (4) 2.1 设计任务 (4) 2.2 设计要求 (4) 第3章系统设计 (5) 3.1设计方案 (5) 3.2 系统设计 (5) 3.2.1 结构框图及说明 (5) 3.2.2 系统原理图及工作原理 (6) 3.3单元电路设计 (7) 第4章软件仿真 (12) 4.1 仿真电路图 (12) 4.2 仿真过程 (12) 4.3 仿真结果 (14) 第5章安装调试 (14) 5.1 安装调试过程 (14) 5.2 故障分析 (15) 第6章心得体会 (16) 附录使用元件清单 (18) 参考文献 (18)
第1章概述 随着社会的不断发展，人们的生活水平也在不断的提高人们不断要满足物质上的要求，同时对精神上的追求也在不断的提高，现在的社会是一个娱乐的社会。现在各电视台的活动和课外活动都很多。人们在参加活动的时候都对审判有很多的意见，所以为了比赛的准确和公正，就需要有仪器的辅佐。 智力竞赛抢答器就是一种活泼的有趣的供人们娱乐的游戏装置，通过抢答方式不仅能引起参赛者和观众的兴趣，而且能够提高参赛者的敏捷性，同时我们在参与中能够增加一些生活常识和科学知识，因此，在许多比赛活动中为了准确，公正的进行每一场比赛，特别设置了一台具有显示第一抢答者并锁定、犯规警告等多种功能的抢答器，该设计针对各种要求设计出可供八名选手参赛使用的数字式竞赛抢答器，适用于各大中小电视台，学校等单位举行的智力竞赛。数字电路组成的数字系统工作可靠，精度较高，抗干扰能力很强，所以智力竞赛抢答器的设计就有数字电路来控制。 第2章课程设计任务及要求 2.1 设计任务 设计一个四位智力竞赛抢答器。准确地理解有关要求，独立完成系统设计，要求所设计的电路具有以下功能： （1）设计4组参赛的抢答器，每组设置一个抢答按钮。 （2）给节目主持人设置一个控制开关S，这个开关由主持人控制，进行清零和抢答使能。 （3）抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示。 （4）抢答器具有抢答计时功能，且一次抢答的时间由主持人设定（如30秒）。 2.2 设计要求