频率合成器的设计与制作汇总
频率合成器的设计与制作
这次课程设计的主要内容是频率合成器的设计与制作，首先了解什么是频率合成器。它有哪几个部分组成，哪些参数对它的技术指标有影响，然后是选择元器件，搭试电路，排版安装，测试数据，分析结果。
随着通信、雷达、宇航和遥控遥测技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率的个数提出越来越高的要求。为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。
频率合成器：通过对频率进行加、减、乘、除的运算，可从一个高稳定度和高准确度的标准频率源，产生大量的具有同一稳定度和准确度的不同频率。
频率合成的方法很多，大致可分为直接合成法和间接合成法俩种。直接合成法是通过倍频器、分频器、混频器对频率进行加、减、乘、除运算，得到各种所需频率。直接合成法的优点是频率转换时间短，并能产生任意小的频率增量。但它也存在一些不可克服的缺点，用这种方法合成的频率范围将受到限制。更重要的是由于大量的倍频，混频等电路，就要有不少滤波电路，使合成器的设备十分复杂，而且输出端的谐波、噪声及寄生频率难以抑制。而间接合成法就是利用锁相环路的窄带跟踪特性来得到不同的频率。频率合成器是从一个或多个参考频率中产生多种频率的器件。它在信息通信方面得到了广泛的应用，并有新的发展。
频率合成器的核心组成是锁相环路（PLL）。锁相的意义是一种相位负反馈控制系统，它利用相位的稳定来实现频率锁定，即“锁相”。控制电路是利用反馈原理实现对自身的调节与控制。AGC、AFC、PLL 分别对交流信号的三个参数振幅、频率、相位进行自动控制。能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。实现锁相的方法称为“锁相技术”。锁相环路广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
这里首先对锁相环路作一个简单介绍。
9.1 锁相环路的基本组成及工作原理
9.1.1 锁相环路的基本组成
锁相环路的基本组成框图如图9.1.1所示。
锁相环主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，其中，PD和LF构成反馈控制器，而VCO就是它的控制对象。
鉴相器（PD）实现相位差——电压的转换。将鉴相器替代AFC系统中的鉴频器就得到锁相环路的方框图。
鉴相器（鉴相器）（PD）、压控振荡器（VCO）。低通滤波器三部分组成，如图1所示。
图1
图9.1.1 锁相环路的基本组成框图
压控振荡器的输出Uo接至鉴相器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于鉴相器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压Ud正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，取出其中缓慢变化的直流或低频电压分量uc(t)作为控制电压。显然，平均值电压uc(t)将随着相位差的变化作相应的变化。而uc(t)加到VCO的控制输入端，从而控制VCO的振荡频率，朝着减小VCO输出频率和输入频率之差的方向变化，于是uo(t)与ui(t)的相位差不断减小，最终可能等于某一较小的恒定值，即二者的相位被“锁定”。容易理解，当相位被锁定后，输入信号频率ωi与输出信号频率ωo必然相等。两相位差保持恒定（即同步）称作相位锁定。注意：环路锁定后，相位差不可能为零，否则就没有控制量。
下面通过电路仿真来讨论锁相环路的各部分工作原理。
1．鉴相器（PD）
鉴相器：用来检测输出信号uo(t)与输入信号ui(t)之间的相位差，并转化为误差电压ud(t)。
有两个输入一个是环路的输入信号ui(t)，另一个是VCO的输出信号uo(t)
一个输出是与输入信号ui(t)相位差成比例的误差电压ud(t) 举例：用模拟乘法器来实现鉴相器的功能。
可设输出电压和输入电压分别为
uo(t)=Uomcosωot
ui(t)=Uimsinωit +
ud(t)=K uo(t) ui(t)=K Uomcosωo t Uimsinωit
=1/2 K UomUim[sin(ωo+ωi )t + sin(ωi -ω o)t]
第一项为高步分量，不能通过低通滤波器
则ud(t)= 1/2 K UomUim sin(ωi -ω o )t
令(ωi -ω o )t=θe(t) kd=1/2 K UomUim为鉴相灵敏度。
则ud(t) = kd sinθe(t)
鉴相特性如下图：
θe(t)
由于模拟乘法器构成的鉴相器的ud与θe的关系是正弦型的，所以这种鉴相器又称为正弦型鉴相器。
在实际工作中，θe很小，当θe＜300时
sinθe=θe
则ud(t) = kdθe(t)
鉴相器输出电压ud与两输入信号之间的相位差θe有关，且当θe 约在-300到300范围内，ud和θe的关系才近似为线性的，
2．环路滤波器（LF）
环路滤波器是一个低通滤波器，它对环路的正常工作有重大影响，因此它也是锁相环路中的一个基本环节。图9.1.3所示为一简单RC 低通滤波器。
环路滤波器的作用是把鉴相器输出电压中的高频分量及干扰杂波抑制掉，而让鉴相器输出电压中的低频分量或直流分量通过。
图9.1.4所示电路为较常用的滤波器，一般R2<< R1，其作用是减少高频信号的衰减，从而提高锁相环路的捕捉和跟踪（频率）范围，但抗高频干扰的性能下降。此类滤波器也称为比例积分滤波器。
C R2
（a）（b）
比例积分滤波器
（a）无源比例积分滤波器（b）有源比例积分滤波器3．压控振荡器（VCO）
压控振荡器是瞬时角频率受控制电压控制的一种振荡器，实际上是一种电压-频率变换器。压控振荡器的电路形式很多，图所示电路为用变容二极管D1的电容Cj来调节振荡器的频率的电路，这是一种简单的压控振荡器。
Uc
2V
压控振荡器的仿真
压控振荡器振荡频率的变化量?fv与控制电压?uC有关，且从总体上看，?fv与?uC的关系近似为线性的。
以上说明的是环路滤波器的输出电压是怎样改变压控振荡器角频率（ωv=2πfv）的。在锁相环路中，改变的振荡角频率还要送回到鉴相器中去比较。对鉴相器来说，直接起作用的是瞬时相位，而不是电压或频率。但是，瞬时角频率的变化必然引起瞬时相位的变化，它们
之间的关系是
??+==dt
t u K t dt t t )()()()(c 00v ωωθ
故压控振荡器的输出电压uv(t)以ω0(t) 为参考的瞬时相位为
?=dt
t u K t )()(c 0v θ
9.1.2 锁相环路的基本特性 1．捕捉与锁定特性
环路捕捉过程：由于自身的调节作用，锁相环路由起始的失锁进入锁定的过程。
捕捉带:环路能够由失锁进入锁定所允许的最大固有频差，称为环路的捕捉带，用?fP 表示。
讨论：当环路未加输入信号，VCO 振荡频率为固有振荡频率ωr 环路加输入信号的频率为ωi
Δω=ωi -ω r 有三种情况
（1）当Δω较小，即ωi 与ω r 接近，Δω在LF 通频带范围之内 ----uc(t)控制VCO 的ω O 使ωO ≈ωi 并且保持一小剩余相差
（2）当Δω很大，Δω在LF 通频带范围外，衰减很大，不能通过LF ，VCO 没有控制电压，则VCO 输出仍为ω r ，ω r ≠ ωi 环路不能锁定。
（3）当Δω较大，但仍小于捕捉带，ud 受到较大衰减，仍有输出，使VCO 的ωO 变化，接近ωi 经过一定时间后锁定（反馈和控制），捕
捉时间较长。
可以看出，当?ω＞?ωP时，环路将不能锁定。捕捉带与环路滤波器及VCO的控制范围有关。
捕捉带?ωP的测定：
使fi很小时，环路失锁，增加信号发生器的频率，使环路锁定，这时信号发生器的频率为fimin,继续增加信号发生器的频率，使环路失锁，再减小信号发生器的频率，使环路锁定，这时信号发生器的频率为fimax,则?fP=fimax-fimin。
2．自动跟踪过程
当锁相环路处于锁定状态时，ωv =ωi。此时，若ωi在一定的范围内变化，ωv便跟随变化，并始终基本保持ωv =ωi，这一过程称为跟踪。
同步带：环路能维持自动跟踪特性的最大固有频差称为同步带。用?fH表示。
当?f0＞?fH时，环路将不能跟踪。
一般有?fH＞?fP。
由于锁相环路具有自动跟踪特性，所以它相当于一高频窄带滤波器，不但能滤除噪声和干扰，而且能跟踪输入信号的载频变化，可以从有噪声背景的输入已调波信号中提取出纯净的载波。
9.2 数字式锁相环路CD4046简介
模拟锁相环路适合于工作频率较高、频率变化范围较小的情况，因为若工作频率太低，则滤波器不能有效分离差频与和频信号、以及
高次谐波信号；同时由于正弦型鉴相器的线性动态范围较小，若频率变化范围较大，则鉴相器不能产生有效的跟踪信号，从而无法实现锁相环路的锁定。
锁相环路中若鉴相器采用数字式鉴相器，则称为数字式锁相环路。数字式锁相环路的工作频率范围宽，若其VCO采用RC型振荡器，则工作频率最低可达几HZ以下。
常用的数字式锁相环路有CD4046、MC145152、MC145156等。下面对CD4046作一个简单介绍。
CD4046是通用的CMOS锁相环集成电路，属于低频锁相环路。其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下：
图9.2.1所示为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。芯片内含有一个低功耗、高线性VCO，两个工作方式不同的鉴相器PDI和PDII，A1为PDI和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。
5脚为VCO禁止端，高电平时VCO停振。
CD4046的1脚为锁定指示，高电平表示环路锁定。2脚鉴相器Ⅰ的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电
容。8、16脚电源的地和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM解调。11、12脚外接振荡电阻。13脚鉴相器Ⅱ的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。
图9.2.1 CD4046的内部组成框图
是CD4046内部电原理框图，主要由鉴相器Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。鉴相器Ⅰ采用数字逻辑异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。由于CMOS门输出电平在0～VDD之间变化。所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的捕捉范围加大。该鉴相器主要应用在调频波的解调电路中。从鉴相器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入
信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。对鉴相器Ⅰ，它要求Ui、Uo的占空比均为50％（即方波），这样才
能使锁定范围为最大。图4
鉴相器Ⅱ是一个由信号的上升沿控制的数字存储网络。由于数字鉴相器仅在ui和uv的上跳边沿起作用，因而该鉴相器能接收任意占空比的输入脉冲，即非常窄的脉冲。它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在鉴相器Ⅱ的两个输人信号之间保持0°相移。对鉴相器Ⅱ而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，鉴相器Ⅱ输出的为正脉冲，当相位超前时则输出为负脉冲。在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。从鉴相器Ⅱ输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两个输入脉冲的频率和相位均相同时，鉴相器Ⅱ的输出为高阻态，则1脚输出高电平。上述波形如图5所示。由此可见，从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的情况了。PDII可以使uv和ui严格同步，它常被应用在锁相频率合成器中。采用PDII的锁项环其锁定范围等于捕捉范围，与环路滤波器关系不大。
( )f i u i ( )f v
u v U d
超前u v u i 滞后u v
u i 与u v u i 同步
v
图5 CD4046鉴相器PDII 的输入与输出波形
CD4046锁相环采用的是RC 型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。当PLL 对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。由于VCO 是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO 的振荡频率亦正比于该控制电压。当VCO 控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD 时，输出频率则线性地增大到最高输出频率。VCO 振荡频率的范围由R1、R2和C1决定。由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波。一般规定CD4046的最高频率为1.2MHz(VDD=15V)，若VDD<15V ，则fmax 要降低一些。CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV 左右的微弱输入信号变成方波或脉冲信号送至两鉴相器。源跟踪器是增益为1的放大器，VCO 的输出电压经源跟踪器至10脚作FM 解调用。齐纳二极管可单独使用，其稳压值为5V ，若与TTL 电路匹配时，可用作辅助电源。综上所述，CD4046工作原理如下：输入信号 Ui 从14脚输入后，经放大器A1进行放大、整形后加到鉴相器Ⅰ、Ⅱ的输入端，图3开关K 拨至2脚，则鉴相器Ⅰ将从3脚输入的比较信号Uo 与输入信号Ui 作相位比较，从鉴相器输出的误差电压
U Ψ则反映出两者的相位差。U Ψ经R3、R4及C2滤波后得到一控制电压Ud 加至压控振荡器VCO 的输入端9脚，调整VCO 的振荡频率f2，使f2迅速逼近信号频率f1。VCO 的输出又经除法器再进入鉴相器Ⅰ，继续与Ui 进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。若开关K 拨至13脚，则鉴相器Ⅱ工作，过程与上述相同，不再赘述。
2．压控振荡器VCO
CD4046内部的VCO 是一个电流控制型振荡器，其振荡频率与控制电压Ud 之间的关系可以用下式表示
t
4DS
DD t 3GS d o 828C R U V C R U U f -+
-=
（9.2.1）
式中VGS 为耗尽型NMOS 三极管的源栅间导通压降，约0.5v 左右，VDS 为耗尽型PMOS 管的漏源饱和压降，约为1V 左右。式（9.2.1）中的第二项为常数项，也就是VCO 的最低振荡频率fomin 。当R4的增大到12脚开路时，fomin 减小至零。式中第一项为Ud 的函数，当R3＞10k Ω时。f0与Ud 基本呈直线性关系。
VCO 的fomin 与Ct 及R4的关系可用图9.2.3所示曲线表示。由图中可知，若已知fomin 、VDD ，且确定R4以后，就可以从图中曲线查得所需Ct 值。
f omin
C t
R 4105
10
4
103
102101
110 PF
1
106
10 PF
2
10 PF
3
10 PF
4
10 PF
5
10k Ω1M Ω
=100k ΩV DD =10V
V DD =5V
V DD =15V
图9.2.3 fomin 与Ct 及R4的关系
当Ud =VDD 时，VCO 维持在最高振荡频率fomax
omin
t
3GS
DD
omax 8f C R U V f +-=
（9.2.2）
已知fomin 、fomax 和Ct 以后，就可以由（9.2.2）中求得R3值。实践中，为微调f0的范围，R3往往采用一只固定电阻和一只可调电阻相串联。
9.3 锁相环频率合成器的组成与工作原理
数字锁相环频率合成器又分为直接式锁相环频率合成器和吞食脉冲式锁相环频率合成器。如图6.4所示是一个典型的直接式锁相环频率合成器的原理图。它由参考振荡源、参考分频器、锁相环三部分组成。
其中的锁相环与普通锁相环不同的是，它在VCO 的输出端和鉴频器的输入端之间的反馈回路中加入了一个可变分频器。如图所示，高稳
定度的参考振荡源信号经R次分频后，得到频率为fR的参考脉冲信号。同时压控振荡器的输出经N次分频后得到频率为fN的脉冲信号，两个脉冲信号在鉴相器进行相位比较。当环路处于锁定状态时，则有输出信号: f0＝N fN＝N fR
显然，只要改变分频比N，即可实现输出不同频率的f0的目的，从而实现了由fR合成f0的目的。在该电路中，输出频率点间隔Δf ＝fR。
直接式频率合成器的结构较简单，常用CD4046来实现。
2．吞脉冲式频率合成器
在实际应用中，特别在超高频工作的情况下，为降低N分频器的输入频率，通常在N分频器与压控振荡器之间插入高速前臵分频器（÷P）（采用ECL工艺制造）。显然此时频率关系为fo=NPfR，频点间隔为PfR。
为了在给定的频段内合成更多的离散频率，需减小上述方案之频率点间隔PfR。为此，在实际通信设备中通常采用双模前臵分频器（÷P/(P+1)）和含有吞食计数器的可编程分频器。其构成框图如图9.3.2所示，一般称它为吞脉冲式PLL频率合成器。
在该方案中，通常N计数（分频）器的级数大于 A计数器的级数，即 N＞A。
在计数循环开始时，当模式控制信号MC=0，前臵分频比为P+1。由于N、A计数器同时开始计数，A先计满，共计了A(P+1)。
同时使输出使模式控制逻辑状态变为MC=1，前臵分频比变为P，直到N计数器计满，输出将模式控制逻辑重臵成MC=0状态。N计数器计了P(N－A)
这样，计数链路的总分频比是：
N =A(P+1)+P(N－A)=PN+A
输出频率为
f0＝（PN+A）fR=PN fR +A fR
可见频率范围扩展了P倍，而频率间隔仍然保持为较小的fR。吞脉冲式频率合成器的主要产品有MC145152、MC145156等，除了VCO、LF以及双模前臵分频器需外接外，此类集成锁相环路包含其它所有的组成部分，因此实际应用时并不复杂。
频率控制编码
图9.3.2 吞脉冲式频率合成器组成框图
9.4 频率合成器的设计与制作
试用CD4046和中小规模集成电路设计并制作一频率合成器，指标要求如下：
（1）输出频率范围：fo= 1kHz～99kHz；
（2）频率间隔： f =1kHz；
（3）基准频率采用晶体振荡频率，频率稳定度应优于10－4；
（4）数字显示频率；
（5）频率调节采用计数方式。
解：设计与制作步骤如下：
（1）由于工作频率较低，可选择直接式频率合成方案。
根据要求，选择频率合成器电路设计方案如图9.4.1所示。
（2）电路设计及元器件选择
◆集成锁相环路PLL及振荡器外接元件
根据要求，集成锁相环路选为CD4046，它包含PD和VCO，最高工作频率为4MHz，满足设计要求。
CD4046的内部组成框图及外接元件电路如图9.4.2所示。作为频率合成器时，3、4端之间应插入可变分频器N。
根据设计要求，有fomax=99kHz，fomin=1kHz，
图9.4.1 直接式频率合成器设计方案
CD4046内部的VCO 是一个电流控制型振荡器，查资料，其振荡频率与控制电压Ud 的关系
t
4DS
DD t 3GS d o 828C R U V C R U U f -+
-=
式中VGS 为耗尽型NMOS 三极管的源栅间导通压降，约0.5v 左右，VDS 为耗尽型PMOS 管的漏源饱和压降，约为1V 左右。式（9.2.1）中的第二项为常数项，也就是VCO 的最低振荡频率fomin 。 Fomin=
t
DS
DD C R U V 482-
VDD=5V 。取Ct=100PF,如f=1KHZ,则R4=3.3M Ω,但VCO 频率范围应小于1KHZ ，取R4=22M Ω。 VCO 的最高振荡频率foax 。
当Ud =VDD 时，VCO 维持在最高振荡频率fomax
omin
t
3GS
DD omax 8f C R U V f +-=
由式（9.2.2）可得：
)(8omin omax t GS
DD 3f f C U V R --=
)Ωk (5810)199(1010085
.05312=?-???-=
-
◆ 参考频率fR
由设计要求?f =1kHz 应选fR =?f =1kHz 。 ◆ 环路滤波器LF
设环路滤波器的上限截止频率为fH ，从滤波的角度考虑，应有fR =(5～10) fH 。
若选简单RC 低通滤波器，则有：
RC
f π21H =
取fR=1×103=10 fH=10/(2πRC)，则RC=1/(200π)≈1.6（ms ） 取C=0.033μF ，则R ≈48.48（k Ω）。取R1=51k Ω 这里选RC 比例积分滤波器作环路滤波器，R2 ＜＜R1 取C=0.033μF ，R1=51k Ω，R2=5.1k Ω。 CD4046
二．参考振荡器与参考分频器R
图9.4.3 参考振荡器电路（仿真电路）
参考振荡器电路提供一个频率稳定的、准确的4MHZ的方波信号。
振荡器电路选用晶体振荡电路，不使电路具有更高的Q值，以提高频率的稳定性。又由于COMS电路输入阻抗极高，选用COMS与非门构成参考振荡器。为适应低电压工作条件，采用74HC系列。电路如图所示。Rf为反馈电阻，它的作用是保证在静态时，非门U1能工作在其电压传输特性的转折区—线性放大区，构成使反相器成为具有很强放大能力的放大电路，Rf常取10-100 MΩ，较高的反馈电阻有处于提高振荡频率的稳定性，选Rf=22MΩ。晶体、C1、C2构成π型选频反馈网络，电路只能在晶体谐振频率处产生振荡，反馈系数由C1、C2之比决定。根据晶体外接电容的要求，可选C1=C2=24pF。晶体XTAL 的频率选4.096MHz（该频率点附近的频率稳定度较高）。即 U1与Rf 、晶体、C1、C2构成电容三点式振荡电路，产生一个近似正弦波的波形。U2是整形缓冲用反相器，经U2整形后，输出变为矩形波，同时U2可以隔离负载对振荡电路的影响。
实现直接数字频率合成器的三种技术方案
实现直接数字频率合成器的三种技术方 案 [日期：2004-12-7] 来源：电子技术应用作者：杭州商学院信息 与电子工程学院姜田华 [字体：大中 小] 摘要：讨论了DDS的工作原理及性能性点，介绍了目前实现DDS常用的三种技术方案，并对各方案的特点作了简单的说明。 关键词：直接数字频率合成器相位累加器信号源现场可编程门限列 1971年，美国学者J.Tierney等人撰写的“A Digital Frequency Synthesizer”-文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新给成原理。限于当时的技术和器件产，它的性牟指标尚不能与已有的技术盯比，故未受到重视。近1年间，随着微电子技术的迅速发展，直接数字频率合成器（Direct Digital Frequency Synthesis简称DDS或DDFS）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。具体体现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。 1 DDS基本原理及性能特点 DDS的基本大批量是利用采样定量，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理可用图1来表示。 相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs，加法器将控制字 k与累加寄存器输出的累加相位数据相加，把相加后的结果送到累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位加累加。由此可以看出，相位累加器在每一个中输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的出频率就是DDS输出的信号频率。 用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址。这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。
电子技术课程设计(数字频率计的设计)
一课程设计题目：数字频率计的设计 二、功能要求 （1）主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。 （2）率范围：分四1Hz~999Hz、01kHz~9.99kHz、1kHz~99.9kHz、10~999KHZ (3)周期范围：1ms~1s。 （4）用3个发光二极管表示单位，分别对应3个高档位。 三频率计设计原理框图 正弦波 数字频率计原理框图 1
测试电路原理：在测试电路中设置一个闸门产生电路，用于产生脉冲宽度为1s 的闸门信号。改闸门信号控制闸门电路的导通与开断。让被测信号送入闸门电路，当1s闸门脉冲到来时闸门导通，被测信号通过闸门并到达后面的计数电路（计数电路用以计算被测输入信号的周期数），当1s闸门结束时，闸门再次关闭，此时计数器记录的周期个数为1s内被测信号的周期个数，即为被测信号的频率。测量频率的误差与闸门信号的精度直接相关。 被测信号 频率测量算法对应的方框图 四、各部分电路及仿真 1 整形电路部分 整形电路的目的是将三角波、正弦波变成方便计数的脉冲信号。整形电路可以直接用555定时器构成施密特触发。 本次设计采用555定时器，适当连接若干个电阻就可以构成触发器 图1-1 整形电路 将555定时器的THR和TR1两个输入端连在一起作为信号输入端，则可得到 显示电路 闸门产生 输入电路闸门计数电路
施密特触发器，为了提高其稳定性通常要在要在CON端口接入一个0.01uf左右的滤波电容。但使用555定时器的时候输入的电压应该要大于5V，本次设计直接用信号源来做输入信号，并且信号源的振幅为10V，没有用放大电路将信号放大。 2 时基电路 时基电路时用来控制闸门信号选通的时间，由于本次设计的频率计测试范围是0到999KHz，故时基信号要有1ms 10ms 100ms 1s，基于上述，还需要一个分频器分出不同的频率。设计过程如下：可用一个多谐振电路产生频率为1KHz的脉冲信号（即T=1ms），然后使用分频器产生10ms 100ms 1s。 多谐振电路可以采用555定时器或者晶体振荡器来完成。本次设计采用555定时器实现，本次设计的精确度要求比较低，而且555定时器组成的多谐振荡起的最高振荡频率只能最多1MHz，而我们将用555定时器产生1Kz的频率，满足在该范围之内。分频器采用10分频，可用74LS90或者74LS160。 图2-1555定时器构成的多谐振振荡器 555多谐振振荡器设计参数：设计一个震荡周期为1ms，输出的占空比 2 3 q
频率合成器设计报告
频率合成器课程设计 总结报告 指导教师：曹俊友 组员：李刚、魏虹宇、张朋、蒙荣鸿 专业：电子信息科学与技术092 日期： 2012年1月1日
摘要：本设计是关于锁相环频率合成器的设计，设计主要由电源、自制压控振荡器（VCO）、锁相环频率合成器（PLL）、单片机控制（MCU）显示以及键盘操作五部分组成。电源部分采用稳压芯片获得稳定的3.3V以及5V的电压输出，压控振荡器采用MAX2620芯片外接电感电容并联谐振回路制成，锁相环频率合成器采用ADF4106制成，、采用AT89C52单片机作为系统的控制单元。基本要求：输出频率可改变，输出功率可调整。扩展要求：具有显示功能，具有键盘控制功能。 关键词：锁相环（PLL）、压控振荡器（VCO）、环路滤波（LPF）、单片机（MCU） Abstract：This design is about lock cirtle frequency synthesizer design, design mainly by power supply, self-control voltage control oscillation (VCO), and phase lock loop (PLL) frequency synthesizer and single-chip microcomputer control (MCU) display and keyboard five parts. The power supply voltage of the chip made steady 3.3 V and 5 V voltage output, controlled oscillator MAX2620 adopts chip made, lock cirtle frequency synthesizer made by ADF4106, by AT89C52 single chip microcomputer as system, the control unit. Basic requirements: output frequency can change, output power can be adjusted. Expand requirements: display function with the keyboard control function. Key words:Phase lock loop (PLL)、Voltage control oscillation (VCO)、LPF、SCM (MCU)
直接数字式频率合成器
实验八 直接数字式频率合成器（DDS ）程序设计与仿真实验 1 实验目的 (1) 学习利用EDA 技术和FPGA 实现直接数字频率合成器的设计。 (2) 掌握使用Quartus Ⅱ原理图输入设计程序。 2 实验仪器 （1）GW48系列SOPC/EDA 实验开发系统 （2）配套计算机及Quartus II 软件 3 实验原理 直接数字频率合成技术，即DDS 技术，是一种新型的频率合成技术和信号产生方法。其电路系统具有较高的频率分辨率，可以实现快速的频率切换，并且在改变时能够保持相位的连续，很容易实现频率、相位和幅度的数控调制。 传统的生成正弦波的数字是利用—片ROM 和一片DAC ，再加上地址发生计数器和寄存器即可。在ROM 中，每个地址对应的单元中的内容(数据)都相应于正弦波的离散采样值，ROM 中必须包含完整的正弦波采样值，而且还要注意避免在按地址读取ROM 内容时可能引起的不连续点，避免量化噪音集中于基频的谐波上。时钟频率f clk 输入地址发生计数器和寄存器，地址计数器所选中的ROM 地址的内容被锁入寄存器，寄存器的输出经DAC 恢复成连续信号，即由各个台阶重构的正弦波，若相位精度n 比较大，则重构的正弦波经适当平滑后失真很小。当f clk 发生改变，则DAC 输出的正弦波频率就随之改变，但输出频率的改变仅决定于f clk 的改变。 为了控制输出频率更加方便，可以采用相位累加器，使输出频率正比于时钟频率和相位增量之积。图1所示为采用了相位累加方法的直接数字合成系统，把正弦波在相位上的精度定为n 位，于是分辨率相当于1／2n 。用时钟频率f P 依次读取数字相位圆周上各点，这里数字值作为地址，读出相应的ROM 中的值(正弦波的幅度)，然后经DAC 重构正弦波。这里多了一个相位累加器，它的作用是在读取数字相位圆周上各点时可以每隔M 个点读一个数值，M 即力图1中的频率字。这样，DAC 输出的正弦波频率f sin 就等于“基频” f clk 1／2n 的M 倍，即DAC 输出的正弦波的频率满足下式： )2(sin n clk f M f (1) 这里，f clk 是DDS 系统的工作时钟，式(6-1-1)中的n 通常取值在24~32之间，由图1可知，
基于AD9858的小型宽带高分辨率频率合成器设计
中国科技核心期刊 基于AD9858的小型宽带高分辨率频率合成器设计 张 冰1 钱时祥2 (1.中国电子科技集团公司第四十一研究所 青岛 266555;2.电子测试技术国防科技重点实验室 青岛 266555) 摘 要:针对目前频率合成器的小型化、高分辨率的要求,本文介绍了一种基于AD9858的小型、宽带、高分辨率的频率合成器设计。通过充分发挥AD9858专用DDS 芯片的各项功能,对传统的DDS +PLL 式频率合成器的设计进行改进,并给出了设计方法及时序控制设置。测试结果表明:这种方式设计的频率合成器在获得优良的相位噪声、快速的频率切换速度,较高的频率分辨率等指标的同时,降低了频综器件的功耗,减小了体积,这对于频率合成器的小型化研究有很高的参考价值。关键词:直接数字频率合成器;PLL ;AD9858中图分类号:TN74 文献标识码:A Design of miniature broadband high resolution frequency synthesizer based on AD9858 Zhang Bing 1 Qian Shixiang 2 (1.The 41st Institute of China Electronics Technology group Corporation ,Qingdao 266555,China ;2.National Key Laboratory for Electronic Measurement Technology ,Qingdao 266555,China ) Abstract :In consideration of t he requirement of miniat ure and high resolution on t he frequency synthesizer recently ,t his paper has presented a design of miniat ure broadband and high resolution frequency synt hesizer based on AD9858.Improvedon t he traditional design of DDS +PLL frequency synt hesizer t hrough t he f ull utilization of different f unctions of AD9858special DDS chip s ,t he paper introduces t he design of t he project and t he setting of time sequence control.The test result s indicate that t he frequency synt hesizer which designed by t he above met hod obtains t he specifications of excel 2lent p hase noise ,fast frequency switching speed ,high frequency resolution and meanwhile decrease t he power consump 2tion and the volume of frequency synt hesizer component s.It has considerable reference value for t he miniat urization researchof frequency synt hesizer. K eyw ords :direct digital synt hesizer (DDS );p haselocked loop ;AD9858 作者简介:张冰,女,助理工程师,主要从事微波毫米波接收机的研发工作。 0 引 言 近年来,基于DDS +PLL 的混合式频率合成技术得 到了大量的深入研究。这种技术是在充分继承传统频率合成方法的优点的基础上,将DDS 的快速、高分辨率和PLL 环路的宽带、低相噪等有机结合,有效地解决了频率合成器对相位噪声,频率切换速度、分辨率,体积和功耗等的要求,其研究成果已在诸如通信、雷达、电子对抗、导航、广播电视、遥测遥控、仪器仪表等领域中被广泛应用。 本文旨在对传统的DDS +PLL 方式加以改进,充分利用AD9858芯片的高性能与PLL 电路相结合,设计出高分辨率、宽带、转换时间短、功耗低、体积小的频率合 成器[127]。 1 AD9858简介与新型的DDS +PLL 设计原理 1.1 AD9858简介 AD9858是美国Analog Devices 公司生产的适用于高 速直接频率合成器的DDS 芯片,外部时钟可达2GHz ,内 部集成了32b 频率累加器、32b 相位累加器、10位高速正交D/A 转换器以及调制和控制电路,可在单片上完成频率调制、相位调制、幅度调制等多种功能。此外,AD9858内部还集成有一个150M Hz 的数字锁相环(digital PLL )和一个2GHz 的模拟乘法器(analog multiplier ),为DDS 、PLL 和Mixer 的组合运用打下了良好基础。 — 26—
频率合成器的设计
前言 频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线通信设备的性能。频率合成技术历经了早期的直接合成技术（DS）和锁相合成技术（PLL），发展到如今的直接数字合成技术（DDS）。直接数字合成技术具有分辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作用。随着大规模集成电路的发展，利用锁相环频率合成技术研制出了很多频率合成集成电路。频率合成器是电子系统的心脏，是决定电子系统性能的关键设备，随着通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，对频率合成器提出了越来越高的要求。频率合成技术是将一个或多个高稳定、高精确度的标准频率经过一定变换，产生同样高稳定度和精确度的大量离散频率的技术。频率合成理论自20世纪30年代提出以来，已取得了迅速的发展，逐渐形成了目前的4种技术：直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术和混合式频率合成技术。 本文是以如何设计一个锁相环频率合成器为重点，对频率合成器做了一下概述，主要介绍了锁相环这一部分，同时也对锁相环频率合成器的设计及调试等方面进行了阐述。
1 总体方案设计 实现频率合成的方法有多种，可用直接合成，锁相环式，而锁相环式的实现方法又有多种，例如可变晶振，也可变分频系数M，还可以用单片机来实现等等。下面列出了几种用锁相法实现频率合成的方案。 1.1方案一 图1.1 方案一原理框图 如图1.1所示，在VCO的输出端和鉴相器的输入端之间的反馈回路中加入了一个÷N的可变分频器。高稳定度的参考振荡器信号fR经R次分频后，得到频率为fr的参考脉冲信号。同时，压控振荡器的输出经N次分频后，得到频率为fd的脉冲信号，两个脉冲信号在鉴频鉴相器进行频率或相位比较。当环路处于锁定状态时，输出信号频率：fo=N*fd。只要改变分频比N，即可实现输出不同频率的fo，从而实现由fr合成fo的目的。其输出频率点间隔Δf＝fr。 1.2方案二
ADF4351宽带频率合成器模块技术指标
HADF4351S集成VCO的宽带频率合成器模块 HADF4351S是由ADF4351芯片集成设计的宽带频率合成器模块，输出频率35MHz致4400MHz，可实现小数N分频或整数N分频锁相环(PLL)频率合成器。HADF4351具有一个集成电压控制振荡器(VCO)，其基波输出频率范围为2200 MHz至4400 MHz。此外，利用 1/2/4/8/16/32/64分频电路，可以产生低至35 MHz的RF输出频率。所有片内寄存器均通过简单的三线式接口进行控制。该模块采用5 V 电源供电，内置低纹波3.3V稳压芯片，因此对5V供电要求不高。 该产品按照军工标准生产和设计，尺寸小集成度高，采用邮票孔表贴封装和金属全屏蔽设计，可以减少模块的电磁辐射，电磁兼容性比较好。 特点： ※输出频率范围：35 MHz至4400 MHz ※输出幅度范围：-4dBm至2dBm
※小数N分频频率合成器和整数N分频频率合成器 ※具有低相位噪声2GHz输出时10KHz相噪是-93dBc/Hz ※均方根(RMS)抖动：小于0.4 ps rms（典型值） ※电源电压：4.5V至6.5 V ※三线式串行接口 ※模拟和数字锁定检测 ※在宽带宽内快速锁定 ※输入参考频率10MHz致105MHz最小输入幅度0.7 V p-p ※具有失锁输出保护功能 ※封装形式：表面贴28×22 ×7 ※工作环境温度：-20～+50℃ 应用领域： ※无线基础设施（W-CDMA、TD-SCDMA、WiMAX、GSM、PCS、DCS、DECT） ※军工通讯设备 ※无线测试设备 ※无线局域网(LAN)、有线电视设备
典型应用： GND 4.5-6.5V RFoutA- 10-105MHz RFoutA+ 35-4400MHz LD CLK DATA LE PCB安装尺寸：外框28×22×7mm焊盘1.5×4mm 模块引脚说明： 1．电压输入5V 2．电压负或地 3．参考频率输入10-105MHz 最小幅度0.7Vp-p 4．地 HADF4351S
基于单片机的数字频率计的设计与制作
摘要 在电子技术领域中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。本文设计的测量频率计由硬件电路和软件设计两部分组成。硬件电路以AT89S52单片机最小系统为核心，实现整个电路的测试信号控制、数据运算等功能，选用74LS160作为分频电路，并通过LCD显示模块显示测量的数据。软件设计包括：单片机定时计数程序、LCD显示程序等。该数字频率计可以对输入信号幅度为5V的正弦波信号、方波信号、三角波信号进行测量，测量的频率范围为1Hz--10MHz。测量的相对误差为 1%。本系统具有结构紧凑、体积小、可靠性高、测频范围宽、使用方便等优点。 关键字:数字频率计；信号；单片机
Abstract In the electronics field, the frequency is one of the most basic parameters, and is very closely related to many electrical parameters measurement program, measurement results, so the measurement of frequency becomes even more important. The measurement of frequency designed in this text consist of two parts: the hardware and software design .the hardware circuitry take AT89S52 microcomputer as the core, to achieve the functions of controlling of the entire circuit of the test signals, data operations and choose 74LS160 as a frequency divider circuits, and through LCD display module shows measured data. Software design includes: MCU timer counting procedures, LCD display procedures and so on. The digital frequency meter can measure amplitude sine wave signal, square wave, triangle wave signals of which input signal is 5v, the frequency measured ranges from 1Hz to10MHz. The relative measurement error is 1%. This system has the advantage of compact structure , small size, high reliability, test frequency range, and easy use. Keyword:Figure frequency meter；Signal；Single-chip 目录
直接数字频率合成器开题报告
毕业设计（论文）开题报告 题目基于FPGA的直接数字频率合成专业名称通信工程 班级学号09042138 学生姓名周忠 指导教师刘敏 填表日期2013 年 1 月8 日
一、选题的依据及意义： 直接数字频率合成器（Direct Digital Frequency Synthesizer）是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。其电路系统具有较高的频率分辨率，可以实现快速的频率切换（<20ns）,频率分辨率高（0.01HZ）,频率稳定度高，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活性大等优点。DDS技术很容易实现频率、相位和幅度的数控调制，广泛用于接收本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合调频无线通信系统 本课题使用可编程器件实现直接数字频率合成设计，它比传统的数字频率合成方式有着显著的优越性，与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。 二、国内外研究概况及发展趋势（含文献综述）： 直接数字频率合成(DDS)技术是第三代频率合成技术。20世纪70年代以来，随着数字集成电路和电子技术的发展，出现了一种新的合成方法——直接数字频率合成。它从相位的概念出发进行频率合成，采用了数字采样存储技术，具有精确的相位，频率分辨率，快速的转换时间等突出优点，是频率合成技术的新一代技术。直接数字频率合成作为新一代数字频率技术发展迅速，并显示了很大的优越性，已经在军事和民用领域得到广泛的应用，例如在雷达（捷变频雷达、有源相控雷达、低截获概率雷达）、通信（跳频通信、扩频通信）、电子对抗（干扰和反干扰）、仪器和仪表（各种合成信号源）、任意波形发生器、产品测试、冲击和振动、医学等方面的应用。 DDS技术作为一项具有广泛前景和生命力的频率合成技术，越来越受到人们的重视。随着微电子技术的飞速发展，国外一些大公司Qualcomm、ADI等竞相推出DDS芯片，来满足设计人员的要求。许多性能优良的DDS产品不断的推向市场。 Qualcomm公司推出了DDS系列Q2220Q2230等其中Q2368的时钟频率
数字频率计的设计与实现课程设计
课程设计任务书 学生：专业班级：通信 指导教师：工作单位：信息工程学院 题目: 数字频率计的设计与实现 初始条件： 本设计既可以使用集成脉冲发生器、计数器、译码器、单稳态触发器、锁存器、放大器、整形电路和必要的门电路等，也可以使用单片机系统构建简易频率计。用数码管显示频率计数值。要求完成的主要任务: （包括课程设计工作量及技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周。 2、技术要求： 1）设计一个频率计。要求用4位7段数码管显示待测频率，格式为0000Hz。 2）测量频率围：10~9999Hz。 3）测量信号类型：正弦波、方波和三角波。 4）测量信号幅值：0.5~5V。 5）设计的脉冲信号发生器，以此产生闸门信号，闸门信号宽度为1s。 6）确定设计方案，按功能模块的划分选择元、器件和中小规模集成电路，设计分电路，画出总体电路原理图，阐述基本原理。 3、查阅至少5篇参考文献。按《理工大学课程设计工作规》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规。 时间安排： 1、2013年5 月17日，布置课设具体实施计划与课程设计报告格式的要求说明。 2、2013 年 6 月18 日至2013 年6 月22 日，方案选择和电路设计。 3、2013 年6 月22 日至2013 年7 月1 日，电路调试和设计说明书撰写。 4、2013年7月5日，上交课程设计成果及报告，同时进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 摘要 (3) 1电路的设计思路与原理 (4) 1.1电路设计方案的选择 (4) 1.1.1方案一：利用单片机制作频率计 (4) 1.1.2方案二：利用锁存器与计数器制作频率计 (5) 1.1.3方案三：利用定时电路与计数器制作频率计 (6) 1.1.4方案确定 (7) 1.2 原理及技术指标 (8) 1.3 单元电路设计及参数计算 (9) 1.3.1时基电路 (9) 1.3.2放大整形电路 (10) 1.3.3逻辑控制电路 (11) 1.3.4计数器 (13) 1.3.5锁存器 (15) 1.3.6译码电路 (16) 2仿真结果及分析 (16) 2.1仿真总图 (16) 2.2单个元电路仿真图 (17) 2.3测试结果 (20) 3测试的数据和理论计算的比较分析 (20) 4制作与调试中出现的故障、原因及排除方法 (20) 4.1故障a (20) 4.2故障b (21) 4.3故障c (21) 4.4故障d (21) 4.5故障e (22) 5 心得体会 (22)
锁相环CD4046设计频率合成器
通信专业课程设计——基于锁相环的频率合成器的设计 设 计 报 告 姓名：曾明 班级：通信工程2班 学号：2008550725 指导老师：粟建新
目录 一、设计和制作任务 (3) 二、主要技术指标 (3) 三、确定电路组成方案 (3) 四、设计方法 (4) （一）、振荡源的设计 (4) （二）、N分频的设计 (4) （三）、1KHZ标准信号源设计（即M分频的设计） (5) 五、锁相环参数设计 (6) 六、电路板制作 (7) 七、调试步骤 (8) 八、实验小结 (8) 九、心得体会 (9) 十、参考文献 (9) 附录：各芯片的管脚图 (10)
锁相环CD4046设计频率合成器 内容摘要： 频率合成是以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出的准确度与稳定度与参考频率是一致的。在通信、雷达、测控、仪器表等电子系统中有广泛的应用， 频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。并且输出频率的准确度不逊色与前两种，因此采用锁相频率合成。 关键词：频率合成器CD4046 一、设计和制作任务 1．确定电路形式，画出电路图。 2．计算电路元件参数并选取元件。 3．组装焊接电路。 4．调试并测量电路性能。 5．写出课程设计报告书 二、主要技术指标 1．频率步进 1kHz 2．频率稳定度f ≤1KHz 3．电源电压 Vcc=5V 三、确定电路组成方案 原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。 晶体振荡器输出的信号频率f1， 经固定分频后（M分频）得到 基准频率f1’，输入锁相环的相 位比较器（PC）。锁相环的VCO
ADI ADF4355微波宽带(54-6800 MHz)频率合成器解决方案
ADI ADF4355微波宽带(54－6800 MHz)频率合成器解决方 案 ADI公司的ADF4355是微波宽带(54-6800MHz)可实现小数N分频或整数N分频锁相环(PLL)的频率合成器,高分辨率38位模数,低相位噪声电压控制振荡器(VCO),可编程 1/2/4/8/16/32/64分频输出,模拟和数字电源为3.3 V,主要用在无线基础设施 （W-CDMA,TD-SCDMA,WiMAX,GSM, PCS,DCS,DECT）,点到点/点到多点微波链路,卫星/VSAT ,测试设备/仪器仪表和时钟产生.本文介绍了ADF4355主要特性,框图和几种应用电路,以及评估板EV-ADF4355SD1Z主要特性,电路图,材料清单和PCB设计图. The ADF4355 allows implementation of fractional-N or integer-N phase-locked loop (PLL) frequency synthesizers when used with an external loop filter and an external reference frequency. A series of frequency dividers permits operation from 54 MHz to 6800 MHz. The ADF4355 has an integrated VCO with a fundamental output frequency ranging from 3400 MHz to 6800 MHz. In addition, the VCO frequency is connected to divide by 1, 2, 4, 8, 16, 32, or 64 circuits that allow the user to generate RF output frequencies as low as 54 MHz. For applications that require isolation, the RF output stage can be muted. The mute function is both pin and software controllable. Control of all on-chip registers is through a simple 3-wire interface. The ADF4355 operates with analog and digital power supplies ranging from 3.15 V to 3.45 V, with charge pump and VCO supplies from 4.75 V to 5.25 V. The ADF4355 also contains hardware and software power-down modes. ADF4355主要特性: RF output frequency range: 54 MHz to 6800 MHz Fractional-N synthesizer and integer-N synthesizer High resolution 38-bit modulus Low phase noise, voltage controlled oscillator (VCO) Programmable divide by 1, 2, 4, 8, 16, 32, or 64 output Analog and digital power supplies: 3.3 V Charge pump and VCO power supplies: 5.0 V typical Logic compatibility: 1.8 V Programmable dual modulus prescaler of 4/5 or 8/9
数字频率计的设计与实现
目录 1. 引言 (1) 2．设计任务书 (1) 3. 数字频率计基本原理 (1) 3.1 设计思路 (1) 3.2 原理框图 (2) 4. 设计步骤及实现方法 (2) 4.1 信号拾取与整形 (2) 4.2 计数电路 (3) 4.3 锁存电路 (5) 4.4 译码显示电路 (6) 4.5 时钟电路及波形设计 (7) 5 总体电路图及工作原理 (10) 6 元器件的检测与电路调试缺点分析 (12) 7 心得体会 (12) 参考文献 (13)
1. 引言 数字频率计是一种基础测量仪器，在许多情况下，要对信号的频率进行测量，利用示波器可以粗略测量被测信号的频率，精确测量则要用到数字频率计。本设计项目可以进一步加深我们对数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计与调试的方法和步骤。
2．设计任务书 1、设计题目：数字频率计 2、设计出一个数字频率计，其技术指标如下： （ 1 ）频率测量范围： 10 ～ 9999Hz 。 （ 2 ）输入电压幅度 >300mV 。 （ 3 ）输入信号波形：任意周期信号。 （ 4 ）显示方式：4位十进制数显示。 （ 5 ）电源： 220V 、 50Hz 。 3、给定仪器设备及元器件 示波器、音频信号发生器、逻辑笔、万用表、数字集成电路测试仪、直流稳压电源。 4．电路原理要求简单，便于制作调试，元件成本低廉易购。
3. 数字频率计基本原理 3.1 设计思路 （1）利用光电开关管做电机转速的信号拾取元件，在电机的转轴上安装一圆盘，在圆盘上挖一小洞，小洞上下分别对应着光发射和光接受开关，圆盘转动一圈既光电管导通一次，利用此信号做为脉冲计数所需。 （2）计数脉冲通过计数电路进行有效的计数，按照设计要求每一秒种都必须对计数器清零一次，因为电路实行秒更新，所以计数器到译码电路之间有锁存电路，在计数器进行计数的过程中对上一次的数据进行锁存显示，这样做不仅解决了数码显示的逻辑混乱，而且避免了数码显示的闪烁问题。 （3）对于脉冲记数，有测周和测频的方式。测周电路的测量精度主要受电路系统的脉冲产生电路的影响，对于低频率信号，其精度较高。测频电路其对于正负一的信号差比较敏感，对于低频率信号的测量误差较大，但是本电路仍然采用测频方式，原因是本电路对于马达电机转速精度要求较低，本电路还有升级为频率计使用，而测频方式对高频的精度还是很高的。 时钟实现方法很多，本电路采用晶振电路，已求得高精度的时钟需求。3.2 原理框图 图3-1 系统框图
24GHz射频前端频率合成器设计
第48卷第1期（总第187期） 2019年3月 火控雷达技术 Fire Control Ｒadar Technology Vol.48No.1（Series 187） Mar.2019 收稿日期：2018-10-24作者简介：饶睿楠（1977－），男，高级工程师。研究方向为频率综合器及微波电路技术。 24GHz 射频前端频率合成器设计 饶睿楠 王 栋 余铁军 唐 尧 （西安电子工程研究所西安710100） 摘要：随着微波射频集成电路集成度越来越高， 24GHz 频段的高集成雷达收发芯片逐渐大规模使用。其中英飞凌科技公司的24GHz 锗硅工艺高集成单片雷达解决方案就是其中具有代表性的一种，被大量应用在液位或物料检测、照明控制、汽车防撞、安防系统。FMCW 为此种应用最多采用的信号调制方式。本文采用锁相环频率合成方案，产生系统所需的FMCW 调制信号。关键词：24GHz 射频前端；FMCW ；频率综合器BGT24AT2ADF4159中图分类号：TN95文献标志码：A 文章编号：1008－8652（2019）01－066－04 引用格式：饶睿楠，王栋，余铁军，唐尧．24GHz 射频前端频率合成器设计［ J ］．火控雷达技术，2019，48（1）：66－69． DOI ：10．19472/j．cnki．1008－8652．2019．01．014 Design of a Frequency Synthesizer for 24GHz ＲF Front Ends Ｒao Ｒuinan ，Wang Dong ，Yu Tiejun ，Tang Yao （Xi'an Electronic Engineering Ｒesearch Institute ，Xi'an 710100） Abstract ：With the increasing integration of microwave and radio-frequency integrated circuits ，highly integrated radar transceiver chips in 24GHz band have gradually found large-scale applications．Among those chips ，Infineon's 24GHz SiGe monolithic radar solution is a typical one．It has found wide applications in liquid （or material ）detec-tion ，lighting control ，automotive collision avoidance ，and security systems．FMCW is the most widely used signal modulation method in these applications．This paper uses PLL frequency synthesis scheme to generate FMCW mod-ulation signals required by the system． Keywords ：24GHz ＲF front end ；FMCW ；frequency synthesizer ；BGT24AT2；ADF4159 0引言 24GHz 频段雷达大量用于液位检测、照明控制、汽车防撞、安防等领域。近年来由于微波集成电路的高速发展，单芯片电路集成度越来越高，出现了一大批高集成、多功能的射频微波集成电路，以前需要几片或十几片芯片的电路被集成在一片集成电路之中。英飞凌公司推出的基于锗硅工艺的高集成单片雷达解决方案就是其中对具代表性的产品之一。FMCW 信号调制方式被广泛的应用于此类产品。本文采用英飞凌公司BGT24AT2单片信号源芯片与ADI 公司ADF4159锁相环芯片构成24GHz 射频前端频率合成器部分，产生了24GHz 24．2GHz FM-CW 发射信号。 1BGT24AT2锗硅24GHz MMIC 信号源芯片基本指标 BGT24AT2是一款低噪声24GHz ISM 波段多功能信号源。内部集成24GHzVCO 和分频器。3路独立的ＲF 输出可分别输出+10dBm 的信号，通过SPI 可对输出信号功率进行控制。发射信号的快速脉冲和相位反向可通过单独的输入引脚或通用的SPI 控制接口进行控制。片内集成输出功率及温度传感器，可对芯片工作情况进行监控。芯片工作的环境温度为－40? 125?，满足汽车级环境应用要求。封装为32脚VQFN 封装，单3．3V 电源供电，节省了大量板上空间。其原理框图如图1所示。
直接数字频率合成器
电子线路课程设计直接数字频率合成器 学号： 姓名： 2011年11月
摘要 本篇论文主要讲了用eda设计dds。用quartus 软件模拟仿真电路，并下载到芯片。使电路能输出正余弦波，并可调节频率和相位。并在这基础上进行一部分扩展，如能输入矩形三角形波。 关键词eda设计 dds quartus Abstract: This report introduces the EDA design is completed with Direct Digital Synthesis DDS process. This design uses DDS QuartusII 7.0 software design, and downloads SmartSOPC experimental system hardware. Key word eda design dds quartus
目录 设计要求 (4) 方案论证 (4) 各子模块设计原理 (6) 调试，仿真及下载 (12) 结论 (13)
一．设计要求 基本要求： 1、利用QuartusII软件和SmartSOPC实验箱实现DDS的设计； 2、DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA芯片中的RAM 实现，RAM结构配置成212×10类型； 3、具体参数要求：频率控制字K取4位；基准频率fc=1MHz,由实验板上的系统时钟分频得到； 4、系统具有使能功能； 5、利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示波器观察到正弦波形； 6、过开关（实验箱上的Ki）输入DDS的频率和相位控制字，并能用示波器观察加以验证； 提高部分： 1、通过按键（实验箱上的Si）输入DDS的频率和相位控制字，以扩大频率控制和相位控制的范围；(注意：按键后有消颤电路) 2、能够同时输出正余弦两路正交信号； 3、在数码管上显示生成的波形频率； 4、充分考虑ROM结构及正弦函数的特点，进行合理的配置，提高计算精度； 5、设计能输出多种波形（三角波、锯齿波、方波等）的多功能波形发生器； 6、基于DDS的AM调制器的设计； 7、自己添加其他功能。 二、方案论证 直接数字频率合成器（Direct Digital Frequency Synthesizer）是一种基