数字逻辑设计第三章

Chapter 3 Digital Circuits
Study emphases 1 Switch characteristics of semiconductor diode, transistor and field-effect transistor 2 To analyze the static , dynamic characteristics and equivalent input-output models of logic circuit composed by CMOS inverter .
1

Chapter 3 Digital Circuits
To know about 1 Special input, output structures:CMOS transmission gates schmitt-trigger inputs threestate outputs open-drain outputs. 2 Other logic circuits:TTL ECL 3 The input and output logic level criterion values of logic circuits of different kinds and different supply voltages , and their interfacing questions .
2

? 3.1 Logic Signals and Gates
Digital logic: positive logic and negative logic How to get high level and low level?
Whether does High level map 0 or 1? HIGH Vcc R VOUT
1
0 HIGH
VIN
LOW 0
Positive logic
1
LOW
Negative logic
Principle of getting high level and low level
3
Not often used

? 3.1 Logic Signals and Gates
Logic circuit
Physical
How does the circuit work? Electrical behavior? Time delay
Logic
The relationship between inputs and outputs.
4

? 3.1 Logic Signals and Gates
logic gates
Three basic logic functions: AND
OR
NOT
5

? 3.1 Logic Signals and Gates
AND gate
sw itch
X Y Z
1- on 1-shine
0 -off 0-off Logic symbol
lamp
X Y
Truth table
Z 0 0 0 1 0 0 1 1 0 1 0 1
Logic expression: Z= X?Y
X Y
&
Z= X ? Y
An AND gate produes a 1 output if and only if all of its inputs are 1.
6

? 3.1 Logic Signals and Gates
OR gate
Truth table
Logic symbol
X Y Z
X Y Z 0 0 1 1 0 1 0 1 0 1 1 1
X Y
1
Z= X+ Y
Logic expression Z = X + Y
An OR gate produces a 1 if and only if one or more of its inputs are 1.
7

? 3.1 Logic Signals and Gates
NOT gate
(inverter
Truth table Logic symbol
)
R
X
Z
X 0 1
Z 1 0
X X
1
Z= X Z= X
Logic express Z = X = X
A NOT gate produces and output value that is the opposite of its input value.
8

? 3.1 Logic Signals and Gates
NAND gate and NOR gate NAND gate
logic expression Z=(X?Y) logic symbol
Truth table
&
9

? 3.1 Logic Signals and Gates
NAND gate and NOR gate NOR gate
Logic expression Z=(X+Y) logic symbol
Truth table
1
10

3.1 Logic Signals and Gates
Logic circuit composed of logic gates
W X Y
W
X
W X X' Y
X
'
X'
Y
F
X 'W ' Z
W
Z
'
F
W
X
X'
Y
X 'W ' Z
11

3.1 Logic Signals and Gates
Timing diagram of logic circuit
Analog timing behavior: raising time, falling time, propagation delay
Timing diagram shows that the logic signals do not change between the analog values corresponding to 0 and 1 instantaneously, and also that there is a lag between an input change and the corresponding output change.
F
X Y Z F
XY
XYZ
'
'
12

3.1 Logic Signals and Gates
Timing diagram of logic circuit
Analog timing behavior can be generally ignored when we study its logical behavior.
F
XY
XYZ
'
'
X Y Z F
13

3.2 Logic Families
In the digital system, integrated circuit (IC ) has two types according to used switch devices:
Type 1 using bipolar junction transistor as sw itch 54/74 series
54H/74H series
including Transistor-transistor logic TTL
54S/74S series 54LS/74LS series 54AS/74AS series 54ALS/74ALS series
Emitter-Coupled Logic ( ECL
14

3.2 Logic Families
Type 2 MOS integrated logic circuits using MOSFET as sw itch , in particular CMOS circuits
4000 series
HC/HCT( 54 , 74 )
CMOS IC including:
AC/ACT( 54 , 74 ) AHC/AHCT( 54 , 74 ) FCT( 54 , 74 )
15

3.2 Logic Families
According to different application environment, TTL and HCMOS have 54 series and 74 series. 54 series: military products, operating temperature range: -55~ + 125 74 series: commercial products operating temperature range: 0~ + 70
16

3.2 Logic Families
TTL ECL and CMOS comparation:
series types Power suppply /V 5 Output current /mA -0.4, 16 -0.4, 8 -0.4 8 -50, 50 -0.5, 0.5 (5V) -4, 4 -24, 24 Delay /ns 10 7.5 5 0.75 80~20 10 1 Static power comsuption /mW 10 2 1 40 50nW(5V) 10nW nW
TTL
TTL LSTTL ALSTTL CE100K 4000 HC/HCT AHC/AHCT
ECL CMOS
-5.2 3~18 5 2~5.5
Low consumption and high speed
17

3.3 CMOS Logic
3.3.1 CMOS logic levels ( 5V power supply) CMOS Logic levels for typical CMOS logic circuits
Logic 0 (HIGH) 0V~1.5V Logic 1 (LOW) Undefined 3.5V~5.0V
18
1.5V~3.5V

3.3 CMOS Logic
3.3.2 MOS transistors Including n-channel and p-channel normallly D Rds S Vgs = 0 Rds is very high G
source
(
n-channel MOS
drain gate +
Vgs
0
>106 Vgs Rds less
, off 100 or
19
Vgs
A voltage-controlled resistance
, on

3.3 CMOS Logic
3.3.2 MOS transistors
p-channel MOS
normally Vgs
+ gate drain source
Vgs
0
Vgs = 0 Rds is very high off Vgs on Rds
20

数字逻辑设计习题第4章

第4章 组合逻辑电路 4—1 分析下图所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻辑功能。 4—2 逻辑电路如下图所示： 1、写出S 、C 、P 、L 的函数表达式； 2、当取S 和C 作为电路的输出时，此电路的逻辑功能是什么？ 4—3 下图是由三个全加器构成的电路，试写出其输出1F ，2F ，3F ，4F 的表达式。 123 B C Z

P和4—4 下图是由3线/8线译码器74LS138和与非门构成的电路，试写出 1 P的表达式，列出真值表，说明其逻辑功能。 2 Array 4—5使用74LS138 译码器及少量门电路对三台设备状态进行监控，由不同指示灯进行指示。当设备正常工作时，指示灯绿灯亮；当有一台设备出故障时，指示灯红灯亮；当有两台设备出故障时，指示灯黄灯亮；当有三台设备 出故障时，指示灯红灯和黄灯都亮。

4—6 下图4.6是由八选一数据选择器构成的电路，试写出当1G 0G 为各种不同的取值时的输出Y 的表达式。 4—7仿照全加器设计一个全减器，被减数为A ，减数为B ，低位来的借位为C ，差为D ，向上借一位为J 。 要求：1.写出真值表，写出D 与J 的表达式；2.用译码器74LS138和必要的基本门电路实现此电路；3.用双四选一数据选择器实现。 G A

4—8 设计一组合逻辑电路，输入为四位二进制码3B 2B 1B 0B ，当 3B 2B 1B 0B 是BCD8421码时输出1=Y ；否则0=Y 。列出真值表，写出 与或非表达式，用集电极开路门实现。 4—9 设计一个多功能组合数字电路，实现下表所示逻辑功能。表中1C 0C 为功能选择输入信号；A ，B 为输入变量；F 为输出。 1．列出真值表，写出F 的表达式； 2．用八选一数据选择器和门电路实现。

数字逻辑与数字系统设计课程大纲

“数字逻辑与数字系统设计”教学大纲 课程编号：OE2121017 课程名称：数字逻辑与数字系统设计英文名称：Digital Logic and Digital System Design 学时：60 学分：4 课程类型：必修课程性质：专业基础课 适用专业：电子信息与通信工程（大类）开课学期：4 先修课程：高等数学、大学物理、电路分析与模拟电子线路 开课院系：电工电子教学基地及相关学院 一、课程的教学任务与目标 数字逻辑与数字系统设计是重要的学科基础课。该课程与配套的“数字逻辑与数字系统设计实验”课程紧密结合，以问题驱动、案例教学、强化实践和能力培养为导向，通过课程讲授、单元实验、综合设计项目大作业、设计报告撰写、研讨讲评等环节，实现知识能力矩阵中1.1.2.2、1.2.1.2以及2.5、2.6、3.6、4.1、4.2的能力要求。 要求学生掌握数字电路的基本概念、基本原理和基本方法，了解电子设计自动化（EDA：Electronic Design Automation）技术和工具。数字电路部分要求学生掌握数制及编码、逻辑代数及逻辑函数的知识；掌握组合逻辑电路的分析与设计方法，熟悉常用的中规模组合逻辑部件的功能及其应用；掌握同步时序逻辑电路的分析和设计方法，典型的中大规模时序逻辑部件。EDA设计技术部分，需要了解现代数字系统设计的方法与过程，学习硬件描述语言，了解高密度可编程逻辑器件的基本原理及开发过程，掌握EDA 设计工具，培养学生设计较大规模的数字电路系统的能力。 本课程教学特点和主要目的： （1）本课程概念性、实践性、工程性都很强，教学中应特别注重理论联系实际和工程应用背景。 （2）使学生掌握经典的数字逻辑电路的基本概念和设计方法； （3）掌握当今EDA工具设计数字电路的方法。 （4）本课将硬件描述语言(HDL)融合到各章中，并在软件平台上进行随堂仿真, 通

数字逻辑设计课程设计要求及题目

一、教学目标 （一）课程性质 课程设计。 （二）课程目的 1.进一步掌握数字电路课程所学的理论知识。 2.了解数字电路设计的基本思想和方法，学会科学分析和解决问题。 3.训练学生综合运用学过的数字电路的基本知识，独立设计相对复杂的数字电路的能 力。 4.培养认真严谨的工作作风和实事求是的工作态度。 二、教学内容基本要求及学时分配 （一）课程设计题目 题目见附录，原则上每三人一组，一组一题。 题目共14个，同一班级内不能选同一题目，即各班独立在14个题目中选择。 （二）设计内容 拿到题目后首先进行电路设计。然后在微机上采用Multisim输入设计电路，进行仿真，直至满足设计要求。 （三）设计要求 （1）事先预习，提出大体的设计构思； （2）按题目要求的逻辑功能进行设计，电路各个组成部分须有设计说明； （3）仿真完成后，需把设计的电路备份以备抽查； （四）使用的软件 使用软件为Multisim9。 三、主要教学环节 （一）设计安排 1.第1天讲授设计需要的软件、设计的要求、布置设计题目； 2.第1、2天学生进行设计，由教师验收，然后学生撰写和打印设计报告。 （二）指导与答疑 每天都有教师现场答疑，学生有疑难问题可找教师答疑。学时应充分发挥主观能动性，提高个人的动手能力，不应过分依赖教师。 （三）设计的考评 设计全部完成后，须经教师验收。验收时学生要讲述自己设计电路的原理、仿真情况。 教师根据学生设计全过程的表现和验收情况给出成绩。

四、课程设计报告的内容和要求 （一）课程设计报告的内容 按附录中给出的报告模板进行编写，用A4纸打印，左侧装订。 （二）课程设计报告编写的基本要求 1、按范例的格式书写，所有的内容一律打印； 2、报告内容包括设计过程、设计的电路图，软件仿真的结果及分析等； 3、设计过程中如果需要，列出设计的真值表； 4、整体电路原理图需说明各个部分的功能，仿真波形需说明如何对应设计要求； 5、相关知识可参考《逻辑设计基础》一书。因不同班级中可能有人选择相同题目，所以不允许有完全一样的报告，对于报告完全相同者，记为不及格。

《数字逻辑电路(A)》复习题第六章时序电路

时序逻辑电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6． 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用个触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 二、判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和存储器两部分组成。（√） 2．组合电路不含有记忆功能的器件。（√） 3．时序电路不含有记忆功能的器件。（×） 4．同步时序电路具有统一的时钟CP控制。（√） 5．异步时序电路的各级触发器类型不同。（×） 6．环形计数器在每个时钟脉冲CP作用时，相临状态仅有一位触发器发生状态更新。（×） 7．环形计数器如果不作自启动修改，则总有孤立状态存在。（√） 8．计数器的模是指构成计数器的触发器的个数。（×） 10．D触发器的特征方程Q n+1=D，而与Q n无关，所以，D触发器不是时序电路。（×）

数字逻辑设计及应用论文

数字逻辑设计及应用论文 新学期伊始，我们也接触到了一门全新的课程——数字逻辑设计及应用。据了解，他是计算机专业和电子信息类专业的一门重要硬件基础课，其理论性和实践性很强，尤其强调工程应用。数字电路又是电子技术计算机硬件电路、通信电路、信息与自动化技术的基础，系统介绍了数字电路逻辑设计的基本知识、基本理论、基本器件和基本方法，详细介绍了各种逻辑电路的分析、设计与实现的全过程。 通过查询有关资料，我了解到数字电路是以二值数字逻辑为基础的，其工作信号是离散的数字信号。电路中的电子晶体管工作于开关状态，时而导通，时而截止。数字电路的发展与模拟电路一样经历了由电子管、半导体分立器件到集成电路等几个时代。但其发展比模拟电路发展的更快。从60年代开始，数字集成器件以双极型工艺制成了小规模逻辑器件。随后发展到中规模逻辑器件;70年代末，微处理器的出现，使数字集成电路的性能产生质的飞跃。数字集成器件所用的材料以硅材料为主，在高速电路中，也使用化合物半导体材料，例如砷化镓等。逻辑门是数字电路中一种重要的逻辑单元电路。TTL逻辑门电路问世较早，其工艺经过不断改进，至今仍为主要的基本逻辑器件之一。随着CMOS工艺的发展,TTL的主导地位受到了动摇，有被CMOS 器件所取代的趋势。近年来,可编程逻辑器件PLD特别是现场可编程门阵列FPGA的飞速进步，使数字电子技术开创了新局面，

不仅规模大，而且将硬件与软件相结合，使器件的功能更加完善，使用更灵活。 在这门课的学习过程中，我认为原理与实践环节两手都要抓，两手都要硬。原理能帮助在学习这本书的过程中不仅知其然，更是知其所以然，原理主要是所选用电子器件的结构与作用及开关代数基本定理，有了坚实的理论基础，一旦在本课程的尖端方面有了一些更新的，更广阔的应用途径，我们也能运用基本原理与分析方法掌握更新的技术。另外一方面，由于数字电路的发展依赖于硬件（集成电路的发展），也就是所选用的电子元件，因此，对于这方面结构和应用的了解也尤为关键。实践，更是尤为关键。原理如果无法很好的应用于实践，那就相当于什么都不是，因此，在学习这门课程中，显然应该把实践摆在一个相当重要的位置。充分利用数电实验课与课程设计的机会但是，掌握了一种硬件描述语言，体会基本器件与硬件描述语言之间的深层联系，在数电实验课上我们要有积极性不仅要优秀完成老师要求的实验任务，更要去思考改进方法。并认真学习设计性试验并利用课余时间去实践它即使没有实验条件也可以通过仿真软件去实现设计新实验增加自己的动手能力。我相信积累充足的工程经验会让我们受益终生。 在当今的世界上，很少有一种技术能像电子对数字电路发展的认识与看法：技术那样渗透到人类社会生活的一切领域，并且在许多方面改变着我们的生活。无论是当前信息技术的蓬

数字逻辑设计实验报告

数字逻辑设计实验之--数字时钟 (姓名：网班：1班序号) 摘要：本实验完成了数字时钟的设计，数字时钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。数字时钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。VHDL是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。通过应用VHDL对数字时钟的设计，达到对VHDL的理解。该系统在开发软件Quartus Ⅱ环境中设计完成，本文给出了设计该数字时钟系统的流程和方法。 关键词：数字时钟VDHL Quartus Ⅱ 一、实验目的 （1）通过设计一个2FSK调制器，初步了解QuartusII采用VHDL编程方式进行设计的流程。 （2）进一步熟悉FPGA开发的流程以及基本的设计方法、基本的仿真分析方法。 二、课题分析 在程序方面，采用分块设计的方法，这样既减小了编程难度、使程序易于理解，又能便于添加各项功能。程序可分为闹钟的声音程序、时间显示程序、日期显示程序，秒表显示程序，时间调整程序、闹钟调整程序、定时调整程序，延时程序等。运用这种方法，关键在于各模块的兼容和配合，若各模块不匹配会出现意想不到的错误。 首先，在编程之前必须了解硬件结构尤其是各引脚的用法，以及内部寄存器、存储单元的用法，否则，编程无从下手，电路也无法设计。这是前期准备工作。第二部分是硬件部分：依据想要的功能分块设计设计，比如输入需要开关电路，输出需要显示驱动电路和数码管电路等。第三部分是软件部分：先学习理解汇编语言的编程方法再根据设计的硬件电路进行分块的编程调试，最终完成程序设计。第四部分是软件画图部分：设计好电路后进行画图，包括电路图和仿真图的绘制。第五部分是软件仿真部分：软硬件设计好后将软件载入芯片中进行仿真，仿真无法完成时检查软件程序和硬件电路并进行修改直到仿真成功。第六部分是硬件实现部分：连接电路并导入程序检查电路，若与设计的完全一样一般能实现想要的功能。最后进行功能扩展，在已经正确的设计基础上，添加额外的功能！ 三、实验内容 （1）、数字时钟钟要求： ①、显示时、分、秒 ②、时钟的“时”、“分”、“秒”要求各用两位显示； ③、整个系统要有校时部分（可以手动，也可以自动），校时时不能产生进位； （2）设计思想：

数字逻辑设计及应用 本科1

. . 电子科技大学网络教育考卷（A 卷） (20 年至20 学年度第 学期) 考试时间 年 月 日(120分钟) 课程 数字逻辑设计及应用（本科） 教师签名_____ 大题号 一 二 三 四 五 六 七 八 九 十 合 计 得 分 一、填空题(每空1分，共20分) 1、请完成如下的进制转换：22.7510= 2= 8= 16； 2、F6.A 16= 10= 8421BCD = 余3码 3、-9910的8位（包括符号位）二进制原码是 ，8位二进制反码是 ，8位二进制补码是 ； 4、请问逻辑F=A /B+(CD)/+BE /的反函数F /= ； 5、F(A,B,C)=Σm （2,4,6）=ПM( )； 6、请问图1-6所完成的逻辑是Y= ； 7、74148器件是一个2-8编码器，它采用的编码方式是 ； 8、74283器件是一个4位全加器，它的内部逻辑电路与串行加法器不同，采用的是 方法来实现全加逻辑。 9、如果一个与或逻辑电路的函数式为：)C B )(B A (Y / / ++=，该逻辑存在静态冒险，现通过添加冗余项的方式来消除该冒险，则该冗余项为 ； 10、请写出JK 触发器的特性方程：* Q = ； 11、请写出T 触发器的特性方程：*Q = ； 12、请写出D 触发器的特性方程：*Q = ； 13、请写出SR 触发器的特性方程：*Q = ； 14、如果某组合逻辑的输入信号的个数为55个，则需要 位的输入编码来实现该逻辑。 二、选择题（每题1分，共10分） 1、下面有关带符号的二进制运算，描述正确的是，其中X 是被减数，Y 是加数，S 为和： ①. [X]原码+[Y]原码=[S]原码 ②. [X]补码+[Y]补码=[S]补码 ③. [X]反码+[Y]反码=[S]反码 ④. [X]原码+[Y]原码=[S]补码 2、逻辑函数式AC+ABCD+ACD /+A /C= ①. AC ②. C ③. A ④. ABCD 3、请问F=A ⊕B 的对偶式=D F ①. A+B ②. A ⊙B ③. AB ④. AB /+A /B 4、已知门电路的电平参数如下：，，，，V 8.0V V 0.2V V 5.0V V 7.2V max IL min IH max OL min OH ====请问其高电平的噪声容限为： ①.2.2V ②.1.2V ③.0.7V ④.0.3V 5、下面描述方法，对于一个组合逻辑而言，具备唯一性的是： ①.逻辑函数式 ②.真值表 ③.卡诺图 ④.逻辑电路图 6、下面电路中，属于时序逻辑电路的是： ①.移位寄存器 ②.多人表决电路 ③.比较器 ④.码制变换器 7、一个D 触发器的驱动方程为Q X D ⊕=，则其逻辑功能与以下哪种触发器相同： ①. JK 触发器 ②. SR 触发器 ③. D 触发器 ④. T 触发器 8、n 位环形计数器，其计数循环圈中的状态个（模）数为： ①.n 个 ②.2n 个 ③.2n 个 ④.2n -1个 9、n 位扭环计数器，其计数循环圈中的状态个（模）数为： ①.n 个 ②.2n 个 ③.2n 个 ④.2n -1个 10、用555时基电路外接定时阻容元件构成单稳态触发器，当增大阻容元件的数值时，将使： ①.输出脉冲的幅度增加 ②.输出脉冲宽度增加 ③.输出脉冲重复频率提高 ④.以上说法都不对 三、判断题（每题1分，共10分） 1、CMOS 集成逻辑OD 门，可以用以线与操作；（ ） 2、三态门的附加控制端输入无效时，其输出也无效；（ ） 3、三态门的三个状态分别为高电平、低电平和高阻态；（ ） 4、施密特触发输入的门电路，当输入从高电平变换到低电平，和从低电平变换到高电平，它的输出变化轨迹相同；（ ） 5、组合逻辑和时序逻辑的区别主要在于前者与时间无关，而后者时间的因素必须考虑进去；（ ） 6、一个逻辑的函数式并不唯一，但是最简的与或表达式是唯一的；（ ） 7、模拟信号是连续的，而数字信号是离散的；（ ） 8、当两个组合逻辑的真值表相同是，则表明这两个逻辑是相等的；（ ） 9、对于一个优先编码器而言，当输入多个有效时，其输出很难讨论；（ ） 10、串行加法器比超前进位加法器速度更快，且电路更为简单；（ ） 四、卡诺图化简（8分） 请将逻辑F （A,B,C,D ） = ∑m( 0, 2, 3, 5, 7, 8, 10, 11, 13)化成最简与或式； 姓名__________________ 专业名称__________________ 班号________________学号__________________教学中心_________________ …………………… …… … … … … …密………………… …… … … … … ……封……………… …… … … …线… … … …… … … …………………… 图1-6

《数字逻辑》(第二版)习题答案 第六章

习题六 1分析图1所示脉冲异步时序逻辑电路。 (1) 作出状态表和状态图； (2) 说明电路功能。 图1 解答 (1)该电路是一个Mealy型脉冲异步时序逻辑电路。其输出函数和激励函 数表达式为 (2)电路的状态表如表1所示，状态图如图2所示。

图2 (3) 由状态图可知，该电路是一个三进制计数器。电路中有一个多余状态10， 且存在“挂起”现象。 2 分析图3所示脉冲异步时序逻辑电路。 (1) 作出状态表和时间图； (2) 说明电路逻辑功能。 图3 解答 ○1该电路是一个Moore型脉冲异步时序逻辑电路,其输出即电路状 ○2电路状态表如表2所示，时间图如图4所示。

表2 图4 ○ 3 由状态表和时间图可知，该电路是一个模6计数器。 3 分析图5所示脉冲异步时序逻辑电路。 (1) 作出状态表和状态图； (2) 说明电路逻辑功能。 图5

解答 ○1该电路是一个Moore型脉冲异步时序逻辑电路,其输出函数和激励函数表达式为 ○2该电路的状态表如表3所示，状态图如图6所示。 图6 ○3该电路是一个“x1—x2—x3”序列检测器。 4分析图7所示脉冲异步时序电路，作出时间图并说明该电路逻辑功能。

图7 解答 ○1该电路是一个Moore型脉冲异步时序逻辑电路,其输出即电路状 态。激励函数表达式为 ○2电路次态真值表如表4所示，时间图如图8所示。 图8 ○3该电路是一个模4计数器。 5 用D触发器作为存储元件，设计一个脉冲异步时序电路。该电路在输入端x的脉冲作用下，实现3位二进制减1计数的功能，当电路状态为“000”时，在输入

数字逻辑设计及应用复习题

………密………封………线………以………内………答………题………无………效…… 一、填空题(每空1分，共20分) 1、请完成如下的进制转换：22.7510= 10110.11 2= 26.6 8= 16.C 16； 2、F6.A 16= 246.625 10= 0010 0100 0110.0110 0010 0101 8421BCD = 0101 0111 1001.1001 0101 1000 余3码 3、-9910的8位（包括符号位）二进制原码是 11100011 ，8位二进制反码是 10011100 ，8位二进制补码是 10011101 ； 4、请问逻辑F=A /B+(CD)/+BE /的反函数F /= A C D E CD B /+ ； 解： ACDE CD B CDE B ACDE CD B CD AB ) E B (CD )B A ()BE )CD (B A ( F ///////////+=+++=+??+=++= 5、F(A,B,C)=Σm （2,4,6）=ПM( 0,1,3,4,7 )； 6、请问图1-6所完成的逻辑是Y= A ⊕B ； 解：通过真值表可以可到该逻辑： 7、74148器件是一个3-8编码器，它采用的编码方式是 优先编码 或 数大优先编码 ； 8、74283器件是一个4位全加器，它的内部逻辑电路与串行加法器不同，采用的是 超前进位 或 先行进位 方法来实现全加逻辑。 9、如果一个与或逻辑电路的函数式为：)C B )(B A (Y / / ++=，该逻辑存在静态冒险，现通过添加冗余项的方式来消除该冒险，则该冗余项为 （A /+C ） ； 10、请写出JK 触发器的特性方程：* Q = JQ /+K /Q ； 11、请写出T 触发器的特性方程：*Q = T ⊕Q 或者TQ /+T /Q ； 12、请写出D 触发器的特性方程：*Q = D ； 13、请写出SR 触发器的特性方程：*Q = S+R /Q ； 14、如果某组合逻辑的输入信号的个数为55个，则需要 6 位的输入编码来实现该逻辑。 解：采用的公式应该是log 255，向上取整 二、选择题（每题1分，共10分） 1、下面有关带符号的二进制运算，描述正确的是，其中X 是被加数，Y 是加数，S 为和： ①. [X]原码+[Y]原码=[S]原码 ②. [X]补码+[Y]补码=[S]补码 图1-6

数字逻辑第六章

第六章 习题答案 1现有D触发器组成的三个n位寄存器，需要连接起来传送数据。当控制信号S 时，执行（Ra）→Rc的操作；当控制信号S b有效时，执行（R b）→R C的操作。试写连接电路的逻辑表达式，并画出逻辑电路图。 解： Image Rc = Ra·Sa·LDC + Rb·Sb·LDC 2 现有D触发器组成的四个8位寄存器，要求它们之间实现数据传送，试设计连接电路解： Image 3 ALU的输出端一般带有一个移位器，其功能为：①ALU输出正常传送；②ALU输左移1位（ALU i+1）传送；③ALU输出右移一位（ALU i-1）传送。试设计移位器的逻

电路。 解： 4 一个系统有A,B两条总线，为了接收来自任何一条总线上的数据并驱动任何一条总要一个总线缓冲寄存器。请用D触发器和三态门设计一个总线缓冲寄存器。 解： Image 5 试构造能完成下列程序操作的ASM图：

（a） if X = N, then … 。 （b） if X≠N, then …, else …。 解： （c） for X from A to B, step C, do… 。解：

（d） while X = Y, do …。 解： Image （e） if X > N OR X < O, then …, else …。解：

6 有一个数字比较系统，它能对两个8位二进制进行比较。其操作过程如下：先将二进制数存入寄存器A和B, 然后进行比较，最后将大数移入寄存器A中。要求： ⑴画出此系统方框图，并构造ASM流程图。 ⑵设计一个计数器型控制器。 解：（1）

数字逻辑设计基础 何建新 高胜东 主编第3章 逻辑代数基础习题答案

第3章 逻辑代数基础 3.3用逻辑代数的基本公式和定律将下列逻辑函数式化简为最简与－或表达式。 (3) AC +AD +BC +BD +BC E =+AD +BC +BD =+D +BC =+D +BC Y A B A B A B A B A B =+（） (7) ()()Y A B C D AC D AC A D =++++ ()C D A B A AC D C D AC D C D C D +++=+==+ ＝ 3.5根据反演规则求出下列逻辑函数的反函数。 (2) Y A B CD CD AB =++++ 解：()+()Y A B C D C D A B =++ (4) AB+A B A B AB Y AB =?++（） 解：[A +B (A+B)+(A +B A+B ()Y A B =???+（））（）] 3.6 根据对偶规则，求出下列逻辑函数的对偶式。 (1) C A D B C A Y ++=)( 解：'[()][]Y A C BD A C =++?+ (4) AC B A B A B A Y ++?+= 解：'[()()]()Y AB A B A B A C =++?+?+ [题3-7] 将下列逻辑函数表示成“最小项之和”形式及“最大项之积”形式 （1）(,,)(1,3,6,7)(0,2,4,5) F A B C AB AC BC m M =++==∑∏ [题3-8] 用卡诺图化简将下列逻辑函数为最简与或表示式： （3）D C B A D C B BD AD B A Y ++++=

由逻辑函数式作卡诺图，得最简与－或表达式 Y B C B D A B =++ （8）∑∑+=)151413320()12119861()(，，，，，，，，，，，，，d m D C B A F 解： Y AC BD BC D =++ （10）???=++++=0AC BCD D C C B A D C A CD B A Y 解：(,,,)Y A B C D D A B =+

数字逻辑设计

数字逻辑设计课程设计指导书 适用专业：计算机大类 湖北工业大学 计算机学院 2015年11月

目录 一、课程设计目的 (1) 二、课程设计要求 (1) 三、课程设计内容 (1) 四、设计报告的内容和要求 (2) 五、课程设计考核方法 (3) 附录一TTL集成电路型号命名规则 (4) 附录二部分TTL集成电路管脚排列图 (7)

一、课程设计目的 《数字逻辑课程设计》是计算机大类学生的必修课之一，是《数字逻辑》课程的一个重要的实践教学环节，它与理论教学和实验教学相结合，培养学生综合运用所学的基础理论和掌握的基本技能来解决实际问题的能力。 课程设计通过完成一个课题的理论设计和实际调试工作，即能加深对所学知识的理解，又能培养综合的实践技能，从而提高分析问题和解决问题的能力。训练学生综合运用学过的数字逻辑的基本知识，独立设计比较复杂的数字电路的能力。通过实践教学引导学生在理论指导下有所创新，为专业课的学习和日后工程实践奠定基础。 二、课程设计要求 （一）教学要求 1．巩固和加深对数字逻辑各类型电路的设计方法及电子器件所构成电路的理解，并适当拓宽学生在电子线路领域的知识面。 2．初步掌握数字电路的设计、计算方法。能根据系统的技术指标，论证、拟订设计方案；选用合适的电路形式并进行工程计算及选择电路的元器件。 3．培养独立组织实验方案、正确选择使用实验仪器的能力，提高对功能电路和系统的安装调整、测试技术，以及综合运用所学理论知识解决实际问题的能力。（二）能力培养要求 1．通过查阅手册和有关文献资料培养学生独立分析和解决实际问题的能力。 2．通过实际电路方案的比较分析、设计计算、元件选取、安装调试等环节，掌握简单实用电路的分析方法和工程设计方法。 3．掌握常用仪器设备的使用方法，学会简单的实验调试，提高动手能力。 4．综合应用课程中学到的理论知识去独立完成一个设计任务。 5．培养严肃认真的工作作风和严谨的科学态度。 三、课程设计内容 从参考题目中自选1题进行资料查找和设计，具体课题及要求见附件1。 1．简单运算器设计

数字逻辑设计复习题

数字逻辑设计复习题 一， 逻辑函数 1. 化简下列逻辑函数 (3) (4) （5） 2. 试求F A B C AB BC AC ABC =+++++()之最小项表达式。 二，试列出下图所示电路的逻辑真值表，并写出F=f (A,B,C,D)的逻辑表达式。 三，试设计一个三输入量的组合电路，要求它的输出F 与ABC 间的关系符合图示波形的对应关系，并用与非门实现之。 C AB C B BC A AC F +++=）（1 (2) F(A,B,C,D) = Σm (0,1,2,5,6,7,8,9,13,14) ??+ =)15,14,13,12,11,10()8,7,6,5,4,2,0(),,,(d m D C B A F D A D C C B B A F +++= C A C B A BC A C AB F +++= A

四，设计一个逻辑电路，当三个输入A,B,C中至少有两个为低时，该电路则输出为高。 要求：(1)建立真值表； (2)从真值表写出布尔表达式； (3)画出最简逻辑电路图。 五，有A、B、C、D四位委员表决提案，提案需四分之三多数赞成才能通过，其中A具有一票否决权。试用8选1数据选择器设计该表决器。 六，如图所示逻辑电路，试根据输入波形画出其输出波形。

七，画出图示触发器在所示输入波形作用下的输出Q 及Q 波形。 D CP t CP D Q S D R D R D S D Q 八， 图所示为由 D 触发器构成的 同步计数器电路，试作出状态转移图、各触发 器的驱动方程和状态方程，并说明其逻辑功能且能否自启动？ 九，分析下图所示同步计数电路，作出状态转移表和状态图， 并画出在时钟作用下各触发器输出的波形。

数字逻辑设计及应用实验综合课程设计2

课程设计说明书 学生信息 系别计算机工程系专业计算机科学与技术 班级计科B 姓名学号 课程设计信息 课程名称数字逻辑设计及应用实验综合课程设计 课程设计题目数字时钟 课程设计时间2011/6/24 小组情况指导教师 批改情况 成绩评阅教师批改时间年月日2010－2011学年第2 学期

目录 1.课程设计内容 (3) 2.课程设计目的 (3) 3.背景知识 (3) 4.工具/准备工作 (3) 5.设计步骤与方法 (3) 5.1.步骤1：分频 (3) 5.2.步骤2：计时电路 (4) 5.2.1．计秒 (4) 5.2.2．计分 (5) 5.2.3.计时 (6) 5.3.步骤3：译码显示电路 (7) 6.设计结果及分析 (8) 7.设计结论 (8) 8.问题及心得体会 (8) 9.对本设计过程及方法、手段的改进建议 (8) 10.参考文献 (8)

数字时钟 1. 课程设计内容 运用学过的数字电路中组合逻辑电路与时序逻辑电路知识，通过QuartusⅡ7.2软件在FPGA中模拟实现数字时钟。灵活应用元件的功能，如用译码器、数据选择器、计数器实现动态显示。 2. 课程设计目的 设计一个数字时钟，能准确显示时、分、秒，并能正确地进位，实现60进制与24进制，数字钟起始的时间为00小时00分00秒，最大计时显示23小时59分59秒，完成一天二十四小时的计时。 3. 背景知识 脉冲发生电路将实验提供的频率要需求进行分频；计时电路负责计数，是整个电路的基础；译码显示电路则将计数电路的结果经译码后显示在数码管上。 4. 工具/准备工作 一块系统频率为24.576MHz的电路实验板以及QuartusⅡ7.2软件、实验电路板引脚表。 5. 设计步骤与方法 5.1. 步骤1：分频 实验提供的系统频率为24.576MHz，而我们所需的计数器的计数频率为1Hz。