用vhdl语言设计计数器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CDU_76 IS
PORT (CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END CDU_76;
ARCHITECTURE AA OF CDU_76 IS
SIGNAL COUT2,COUT1:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK)
BEGIN
IF (CLK'EVENT AND CLK='1') THEN
IF(COUT2=7 AND COUT1=5) THEN COUT2<="0000";COUT1<="0000"; ELSE IF (COUT1=9) THEN COUT2<=COUT2+1;COUT1<="0000";
ELSE COUT2<=COUT2;COUT1<=COUT1+1;
END IF;
END IF;
END IF;
END PROCESS;
Q<=COUT2&COUT1;
END AA;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CDU_24 IS
PORT (CLK:IN STD_LOGIC;
Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END CDU_24;
ARCHITECTURE AA OF CDU_24 IS
SIGNAL COUT2,COUT1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN
PROCESS(CLK)
BEGIN
IF (CLK'EVENT AND CLK='1') THEN
IF(COUT2=2 AND COUT1=3) THEN COUT2<="0000";COUT1<="0000"; ELSE IF (COUT1=9) THEN COUT2<=COUT2+1;COUT1<="0000";
ELSE COUT2<=COUT2;COUT1<=COUT1+1;
END IF;
END IF;
END IF;
END PROCESS;
Q<=COUT2&COUT1;
END AA;
用VHDL 设计一个带高电平使能信号、低电平清零信号、低电平置数信号的十进制计数器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT(CLK,SET,CLR,EN:IN STD_LOGIC;
CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT:OUT STD_LOGIC);
END CNT10;
ARCHITECTURE behav OF CNT10 IS
BEGIN
PROCESS(CLK,SET,CLR,EN)
V ARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF CLR='0' THEN CQI:=(OTHERS=>'0');
ELSIF CLK'EVENT AND CLK='1' THEN
IF SET='0' THEN CQI:=(OTHERS=>'1');
ELSIF EN='1' THEN
IF CQI<9 THEN CQI:=CQI+1;
ELSE CQI:=(OTHERS=>'0');
END IF;
END IF;
END IF;
IF CQI=9 THEN COUT<='1';
ELSE COUT<='0';
END IF;
CQ<=CQI;
END PROCESS;
END behav;
计数器的设计实验报告
计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是
CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数
器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位
基于QuartusII的同步计数器设计
基于QuartusII的同步计数器设计 目录 一、软件及语言概述 二、实验设计 三、学习感悟 四、参考文献 一、软件及语言概述 1.1软件介绍： Quartus II是Altera公司在21 世纪初推出的FPGA/CPLD开发环境，是Altera前一代FPGA/CPLD集成开发环境MAX+PLUS II的更新换代产品，其优点是功能强大、界面友好、使用便捷。它支持原理图、VHDL、VerilogHDL以及AHDL 等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II支持Altera的IP内核，包含了 LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。此外，Quartus II通过和DSP Builder工具与Matlab/Simulink的相结合，可以方便的实现各种DSP应用系统；支持Altera 的片上可编程系统开发，集系统设计、嵌入式软件开发。可编程逻辑设计于一体，是一个综合性的开发平台。 Quartus II有严格的设计流程，分为设计输入与约束、分析和综合、布局布线、仿真及编程与配置等。本次仿真设计所用到的版本为Quartus II 9.0，其用户界面如下图所示： 1.2 Verilog HDL语言概述: Verilog HDL即Verilog硬件描述语言，它主要应用于数字电路和系统设计、数字电路和系统仿真等，即利用计算机和相关软件对用Verilog HDL等硬件语言建模的复杂数字逻辑电路设计进行仿真验证，再利用综合软件将设计的数字电路自动综合，以得到符合功能需求并且在相应的硬件电路结构上可以映射实现的数字逻辑网表，然后布局布线，根据网表和选定的实现器件工艺特性自动生成具体电路，同时软件生成选定器件的延时模型，经过仿真验证确定无误后写入器件中，最终实现电路设计。Verilog HDL语言不仅定义了语法而且对每个语法结构都定义了清晰的模拟、仿真语义。因此用这种语言编写的模型能够使用Verilog仿真
数字电路实验计数器的设计
数字电路与逻辑设计实验报告实验七计数器的设计 ：黄文轩 学号：17310031 班级：光电一班
一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：
使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。
因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：
100进制同步计数器设计
实验名称：100进制同步计数器设计 专业班级：姓名：学号：实验日期： 一、实验目的： 1、掌握计数器的原理及设计方法； 2、设计一个0~100的计数器； 3、利用实验二的七段数码管电路进行显示； 二、实验要求： 1、用VHDL 语言进行描写； 2、有计数显示输出； 3、有清零端和计数使能端； 三、实验结果： 1. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS Component nd2 -- 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoder PORT (din:in std_logic_vector(3 downto 0 ); --四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); --输出LED七段码 END Component; 1
Component CNT60 --2位BCD码60进制计数器 PORT ( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component CNT100 --带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLR:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component freq_div --50MHZ时钟分频出1Hz PORT ( clkinput : IN STD_LOGIC; output : OUT STD_LOGIC ); END Component;
同步计数器的设计实验报告文档
2020 同步计数器的设计实验报告文档 Contract Template
同步计数器的设计实验报告文档 前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解 本文内容如下：【下载该文档后使用Word打开】 同步计数器的设计实验报告 篇一：实验六同步计数器的设计实验报告 实验六同步计数器的设计 学号： 姓名： 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 三、实验预习 1、复习时序逻辑电路设计方法。 ⑴逻辑抽象，得出电路的状态转换图或状态转换表 ①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入逻辑变量，取结
果作输出逻辑变量。 ②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。 ③按照题意列出电路的状态转换表或画出电路的状态转换图。通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。 ⑵状态化简 ①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。 ②合并等价状态，使电路的状态数最少。 ⑶状态分配 ①确定触发器的数目n。因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n ②给每个电路状态规定对应的触发器状态组合。 ⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程 ①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。 ②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。 ⑸根据得到的方程式画出逻辑图 ⑹检查设计的电路能否自启动 ①电路开始工作时通过预置数将电路设置成有效状态的一种。 ②通过修改逻辑设计加以解决。
实验六 同步计数器的设计
实验六同步计数器的设计 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 仪器及器件名称型号数量数字电路实验箱DS99-1A 1 数字万用表DY2106 1 双踪示波器CS-4135 1 器件74LS73X2 2 74LS32X2 1 74LS08X2 2 四、实验原理 1．计数器的工作原理 递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。 递减计数器-----按二进制代码规律减少。 双向计数器-----可增可减，由控制端来决定。 五、实验内容 1．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为： 图4 12进制计数器状态转换图 2.考虑增加一个控制变量D，当D=0时，计数器按内容一方式（顺时针）运行，当D=1时，无论计数器当前处于什么状态，计数器按内容一的反方向（逆时针）运行。本题为附加内容，因接线复杂可用模拟软件测试结果。 六、实验报告 1.写出详细的设计过程。 (1)根据实验要求可以的该特殊十二进制计数器状态转换图。
(2)确定电路所需触发器数目:有效状态为m=12，求所需触发器数目n 。 由2n ≥m=12，可得n=4。 (3)画出次态卡诺图 (4)求出每个触发器的状态方程 (5)求各触发器的驱动方程 根据n n n Q K Q J Q +=+1，得到以下J 、K 的逻辑表达式：
(6)仿真图如下： 显示管显示的顺序符合十二进制的要求 2.画出CP及各输出端的波形图，要画好他们之间的相位关系。 (1)通过状态图画得CLK、Q0、Q1、Q2、Q3的波形图如下： (2)仿真得到波形图如下：
EDA实验报告-实验3计数器电路设计
暨南大学本科实验报告专用纸 课程名称 EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号 03 实验项目类型验证实验地点 B305 学院电气信息学院系专业物联网工程 组号： A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为； EDAPRO/240H实验仪主板的VCCIO 跳线器组中“”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）
实验九 计数器的设计
实验九计数器的设计 实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和 同步计数器。 一、 二、实验仪器及器件 1、 2、试验箱，万用表，示波器 3、 4、74LS73, 74LS00，74LS08，74LS20 三、 四、实验原理 （1）74LS194——移位寄存器 芯片74LS194是一种移位寄存器，具有左移、右移，并行送数、保持和清除五项功能。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出。
（2）双J-K 触发器 74LS73 74LS73 是一种双J-K 触发器（下降 沿触发），它只有在时钟脉冲的状态发生变化是，发生在时钟脉冲的 下降沿。并且只有在下降沿的转换瞬间才对输入做出响应。本实验采 用集成J-K 触发器74LS73构成时序电路。 表达式：Q n+1=J （Q n ）＇+K ＇Q n 1、K 触发器设计16进制异步计数器，用逻辑分析仪分析观察CP 和各输出波形 Cr S 1 S 0 工作状态 0 1 1 1 1 X 0 0 1 1 X 0 1 0 1 置零 保持 右移 左移 并行送数 M D D D CP G Vcc D D Q Q Q Q M C D 74LS194 引脚图 74LS73 引脚图
步骤二：选择门电路：我认为可以用四个74LS93，来实现这一功能，所有的Ｊ，Ｋ都接入高电平，此时表达式变 从而四级ＪＫ触发器就会有四级分频。同时由于要求异步计数器所以，把上一级的输出接入下一级的输入，实现异步计数器，相应的由于分频的原因，Ｑ０，Ｑ１，Ｑ２，Ｑ３的频率逐次减少为上一级一半，从而实现十六进制。 步骤三：列出理论的波形图片： 步骤四：用proteus仿真 步骤五：用逻辑分析仪观察波形 1、 2、用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察 CP和各输出的波形
2020年同步计数器的设计实验报告
------------------------------------------------------------精品文档-------------------------------------------------------- 同步计数器的设计实验报告 篇一：实验六同步计数器的设计实验报告 实验六同步计数器的设计 学号： 姓名： 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 三、实验预习 1、复习时序逻辑电路设计方法。 ⑴逻辑抽象，得出电路的状态转换图或状态转换表 ①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。 ②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。 ③按照题意列出电路的状态转换表或画出电路的状态转换图。通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。 ⑵状态化简 ①等价状态：在相同的输入下有相同的输出，并且转换到同一
次态的两个状态。． ②合并等价状态，使电路的状态数最少。 ⑶状态分配 ①确定触发器的数目n。因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n ②给每个电路状态规定对应的触发器状态组合。 ⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程 ①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。 ②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。 ⑸根据得到的方程式画出逻辑图 ⑹检查设计的电路能否自启动 ①电路开始工作时通过预置数将电路设置成有效状态的一种。 ②通过修改逻辑设计加以解决。 ⑺设计步骤简图 图3设计步骤简图 2、按实验内容设计逻辑电路画出逻辑图。设计思路详情见第六部分。电路图如下： 四、实验原理 ．计数器的工作原理 1．
两位计数器电路设计
课题二：两位计数器电路设计（选做） 一．设计目的 本文通过对两位计数器电路的分析、仿真，阐述了计数器电路的一些设计方法，并论证了计数器电路的实现原理及过程。文中还使用了Hspice电路设计仿真软件，这样能让读者更直观的了解计数器电路的工作原理及组成结构。对数字电子技术课程中计数器有新的认识。对Hspice软件使用进一步的掌握。 二．设计原理 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 计数器的种类很多，按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。
M10 7 8 0 0 NCH L=1U W=80U M2 1 1 4 4 NCH L=1U W=20U M3 1 1 5 5 NCH L=1U W=20U M4 3 2 0 0 NCH L=1U W=80U M5 4 3 6 6 NCH L=1U W=80U V2 2 0 PULSE .2 4.8 2N 1N 1N 5N 20N V3 8 0 5Vdc M6 6 8 0 0 NCH L=1U W=80U M7 4 5 0 0 NCH L=1U W=80U M8 5 4 0 0 NCH L=1U W=80U C1 4 0 .75P C2 5 0 .75P .MODEL NCH NMOS LEVEL=1 .END 原理图如下所示：
同步计数器的设计实验报告
同步计数器的设计实验报告 同步计数器的设计实验报告 篇一：实验六同步计数器的设计实验报告 实验六同步计数器的设计 学号： 姓名： 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 三、实验预习 1、复习时序逻辑电路设计方法。 ⑴逻辑抽象，得出电路的状态转换图或状态转换表 ①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因作为输入逻辑变量，取结果作输出逻辑变量。 ②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。 ③按照题意列出电路的状态转换表或画出电路的状态转换图。通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。 ⑵状态化简 ①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。 ⑶状态分配 ①确定触发器的数目n。因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n ②给每个电路状态规定对应的触发器状态组合。 ⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。 ②根据状态转换图和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。 ⑸根据得到的方程式画出逻辑图 ⑹检查设计的电路能否自启动 ①电路开始工作时通过预置数将电路设置成有效状态的一种。 ②通过修改逻辑设计加以解决。 ⑺设计步骤简图 图3 设计步骤简图 2、按实验内容设计逻辑电路画出逻辑图。设计思路详情见第六部分。电路图如下： 四、实验原理 1．计数器的工作原理 递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。双向计数器
同步七进制加法计数器——数字电子技术,..
成绩评定表
课程设计任务书
目录 1.课程设计的目的 (2) 2.计数器设计的总体框图 (2) 3.计数器设计过程 (2) 4.序列脉冲设计的总体框图 (5) 5.脉冲序列设计过程 (5) 6.设计的仿真电路图 (10) 7.设计的芯片原理图 (11) 8.实验仪器 (12) 9.总结与体会 (12) 10.参考文献 (13)
1课程设计的目的 1.加深对教材的理解和思考，并通过实验设计、验证正是理论的正确性。 2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。 3.检测自己的数字电子技术掌握能力。 2．计数器设计的总体框图 下图为同步七进制加法计数器示意框图 图 1 3．计数器设计过程 七进制同步加法计数器，无效态为：111 ①根据题意可画出该计数器状态图： 000 001 010 011 110 101 100 图 2 ②选择触发器，求时钟方程，画出卡诺图。 a.触发器：JK 边沿触发器三个 b.时钟方程：由于是同步计数器，故CP 0=CP 1=CP 2= CP c.卡诺图如下：
七进制同步加法计数器次态卡诺图： Q 图 3 次态Q n 12 +的卡诺图 n n 图 4 次态Q n 1 1+的卡诺图 n n 图 5
次态 Q n 10 +的卡诺图 Q 图 6 ③根据卡诺图写出状态方程： 状态方程： Q n+1 2= Q n 2Q n 1+Q n 2Q n 1Q n 0 Q n+1 1 = Q n 1Q n 0+ Q n 2Q n 1Q n Q n+1 0 = Q n 1Q n 0+ Q n 2Q n 0 ④求驱动方程： JK 触发器特性方程为：1 n n n Q JQ KQ +=+ 由此可以得出驱动方程： J 2=Q n 1 Q n 0 K 2=Q n 1 J 1=Q n 0 K 1= Q n 2Q n J 0=Q n 1 Q n 2 K 0=1 ⑤检查电路能否自启动： 将无效态（111）代入状态方程、输出方程进行计算，
实验五计数器的设计——实验报告
实验五计数器的设计——实验报告一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 1、实验箱、万用表、示波器、 2、74LS73，74LS00，74LS08，74LS20 三、实验原理 1．计数器的工作原理 递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。 递减计数器-----按二进制代码规律减少。 双向计数器-----可增可减，由控制端来决定。 2．集成J-K触发器74LS73 ⑴符号： 图1 J-K触发器符号 ⑵功能： 表1 J-K触发器功能表
⑶状态转换图： 图2 J-K触发器状态转换图 ⑷特性方程： ⑸注意事项： ①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。 ①触发器的两个输出负载不能过分悬殊，否则会出现误翻。 ②J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端 子。 3．时序电路的设计步骤 内容见实验预习。 四、实验内容 1．用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出波形。2．用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出波形。3．设计一个仿74LS194 4．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：5.考虑增加一个控制变量D，当D=0时，计数器按自定义内容运行，当D=1时，反方向运行 五、实验设计及数据与处理
实验一 16进制异步计数器 设计原理：除最低级外，每一级触发器用上一级触发器的输出作时钟输入，JK 都接HIGH ，使得 低一级的触发器从1变0时高一级触发器恰好接收下降沿信号实现输出翻转。 实验二 16进制同步计数器 设计原理：除最低级外，每一级的JK 输入都为所有低级的输出的“与”运算结果 实验三 仿74LS194 设计原理：前两个开关作选择端输入，下面四个开关模仿预置数输入，再下面两个开关模仿左 移、右移的输入，最后一个开关模仿清零输入。四个触发器用同一时钟输入作CLK 输入。用2个非门与三个与门做成了一个简单译码器。对于每一个触发器，JK 输入总为一对相反值，即总是让输入值作为输出值输入。对于每一个输入，当模式“重置”输出为1时，其与预置值结果即触发器输入；当模式“右移”、“左移”输出为1时，其值为上一位或下一位对应值；当各模式输出均为0时各触发器输入为0，使输出为0。 实验四 设计原理： 在12进制同步计数器中，输出的状态只由前一周期的状态决定，而与外来输入无关，因此目标电路为Moore 型。而数字电路只有0和1两种状态，因此目标电路要表达12种状态需要用4个变量1Q 、2Q 、 3Q 、4Q 的16种组合中的12种。现定义十进制数01~12的对应二进制数为输出状态，可得目标电路的 状态转换表如下： 表2 12进制同步计数器状态状态转换表
同步计数器的设计
【实验题目】同步计数器的设计 【实验目的和要求】 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 《 3．了解计数器在数字医疗仪器产品中的应用。 【实验仪器及器件】 仪器及器件名称型号数量数字电路实验箱DS99-1A1 : 数字万用表 DY21061双踪示波器CS-41351 器件74LS73$ 2 74LS001 74LS082 * 74LS20 1 【实验原理】 1．计数器的工作原理 递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。 递减计数器-----按二进制代码规律减少。 双向计数器-----可增可减，由控制端来决定。 2．集成J-K触发器74LS73 》 ⑴符号： 图1 J-K触发器符号 ⑵功能：
表1 J-K触发器功能表 CP J K 《 n Q 1+ n Q功能 ↓ ↓ 000 … 0保持 0011 \ ↓ ↓ 0100 清零 ） 110 ↓ ↓ 1 ~ 01 置位 101 : 1 ↓ ↓ 1101' 翻转 1110 ⑶状态转换图： 【 图2 J-K触发器状态转换图 ⑷特性方程： n n n Q K Q J Q+ = +1 ⑸注意事项： ①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。 ②触发器的两个输出负载不能过分悬殊，否则会出现误翻。 ③ J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。 '
3．时序电路的设计步骤 ⑴逻辑抽象，得出电路的状态转换图或状态转换表 ①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。 ②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。 ③按照题意列出电路的状态转换表或画出电路的状态转换图。 通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。 ⑵状态化简 ①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。 ②【 ③合并等价状态，使电路的状态数最少。 ⑶状态分配 2种状态组合，所以为获得时序电 ①确定触发器的数目n。因为n个触发器共有n 路所需的M个状态，必须取 1 ≤ⅰ M2 2-n＜n ②给每个电路状态规定对应的触发器状态组合。 ⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程 ①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。 ②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。 ￥ ⑸根据得到的方程式画出逻辑图 ⑹检查设计的电路能否自启动 ①电路开始工作时通过预置数将电路设置成有效状态的一种。 ②通过修改逻辑设计加以解决。 ⑺设计步骤简图
进制同步加法计数器
目录 1 加法计数器 (2) 题目内容 (2) 状态图 (2) 选择触发器，求时钟方程，输出方程和状态方程 (2) 求驱动方程 (5) 画逻辑电路图 (6) 2 序列脉冲发生器 (7) 题目内容 (7) 状态图 (7) 选择触发器，求时钟方程，输出方程和状态方程 (8) 求驱动方程 (9) 画逻辑电路图 (10) 3 总结 (11) 4 参考文献 (11)
1 加法计数器 1.1题目内容 设计一个十六进制同步加法计数器,具有清零和置位功能 1.2状态图 根据二进制递增计数的规律，可画出如图1所示的十六进制加法计数器的状态图。 0 0 0 0 0 0 0 0000 0001 0010 0011 0100 0101 0110 0111 0 0 1111 1110 1101 1100 1011 1010 1001 1000 0 0 0 0 0 0 0 C 排列： C=Q n 3Q n 2 Q n 1 Q n 图 1 十六进制同步加法计数器的状态图 1.3选择触发器，求时钟方程，输出方程和状态方程 选择触发器 由于JK触发器功能齐全，使用灵活，故选用4个时钟下降沿触发的边沿JK 触发器。 求时钟方程 由于要求构成的是同步计数器，显然各个触发器的时钟信号都应使用输入计
数脉冲 CP ，即 CP 0=CP 1=CP 2=CP 3=CP 求输出方程 由图1所示状态图可直接得到 C= Q n 3 Q n 2 Q n 1 Q n 求状态方程 根据图1所示状态图的规定，可画出如图2所示的计数器次态卡诺图。 Q n 1 Q n Q n 3 Q n 2 00 01 11 10 00 01 11 10 图2 十六进制同步加法计数器次态的卡诺图 把图2所示卡诺图分解开，便可得到如图3所示各个触发器次态的卡诺图。 Q n 1 Q n 0 Q n 3 Q n 2 00 01 11 10