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《超大规模集成电路设计基础》读书报告

随着深亚微米工艺的日益发展，不断提高的集成度和性能要求使电路的功耗越来越大，静态功耗在电路总功耗中所占的比例迅速增加。而为了使CMOS器件电路的密度进一步提高、优化其电路性能，同时减少能量消耗，我们又不得不减小器件的尺寸、供电电压和晶体管的开启电压。据估计，工艺技术每改进一代，泄漏电流引起的静态功耗将增加约50％。所以，上述的种种优化措施，同时导致了大量的泄漏电流。这些泄漏电流甚至能够严重地影响整个电路的能量损耗。在信息化技术高度发达的今天，CMOS集成电路广泛应用于人类的各个领域，近年来政府组织又提出了“节能减排”的口号，所以，我就选取了泄漏电流这个方向进行学习。

Paper 1：<>

这篇文章如题，是作为另一篇论文的绪论，但是却提纲挈领地系统阐述了在深亚微米电路中泄漏电流的原理及减少泄漏电流的一些方法。

关于泄漏电流原理，此文一共将其分为六类。第一类为结点泄漏（Junction Leakage），一方面是由于少数载流子在消耗区边缘附近的传播和漂移，另一方面是由于电子空穴对在反向偏压结点的消耗区产生；同时，当P区和N区都被重掺杂时，由于带际隧穿（BTBT），也会产生结点泄漏。第二类为亚阈值漏电流（Subthreshold Leakage），是由于栅电压低于开启电压而产生的；当沟道长度

变短或温度升高时，这种泄漏便会增强。第三类为栅氧隧穿漏电流（Gate Oxide Tunneling）,当栅氧化层上加了一个较强的电场时，电子会穿透氧化层的导电带从而形成了隧穿；当氧化层厚度小于３～４nm，也会有直接穿隧电流通过硅氧化层。第四类为热载流子注入（Hot-carrier Injection）引起的泄漏：由于在硅和硅氧化物的接触面存在强电场，电子或空穴能够获得足够的能量穿越这个接触面从而进入氧化层，产生了泄漏电流。第五类为栅诱导漏极(Gate-induced drain leakage)泄露,是由MOS晶体管漏极结点的强场影响产生的，少数载流子从栅极进入衬底，完成了这种泄漏的路径，而当氧化层厚度降低或供电电压增大，会导致泄漏加剧。第六类为穿透泄漏（Punchthrough Leakage），主要发生在短沟道器件中，源极的多数载流子进入衬底并被漏极接收，产生了穿透。

了解了泄漏原理，就为我们指出了减少泄漏的途径。减少泄漏，其一是通过改变掺杂浓度：方法一是退化掺杂（Retrograde Doping），这种方式下氧化层厚度和表面沟道的浓度被减小了；方式二是晕式掺杂（Halo Doping），这种方式下在沟道末端附近的衬底区域掺杂浓度很高。其二是通过电路设计来实现：方法一是晶体管堆叠（Transistor Stacks）技术，是利用串联晶体管器件来减少在待机模式下的泄漏电流；方法二是多临界电压（Multiple Threshold Voltages）技术,是利用在一个晶片中的同时使用高临界和低临界电压实现，分别用来压制泄漏电流和提高电路性能；方法三是动态阈值电压（Dynamic threshold voltage）技术，能够改变临界电压来与电路工作状态相适应；方法四是电源电压缩放（supply voltage scaling）；方法五是泄漏减少（Leakage-reduction）技术。

Paper ２：<>

这篇论文主要讲述利用晶体管堆叠技术来减少泄漏电流的原理。实际证实，晶体管堆叠在待机模式下能有效减少亚阈值泄漏。那么何谓晶体管堆叠效应呢？它是在串联的堆叠晶体管结构中，多于一个的晶体管处于关断状态，那么流过串联堆叠晶体管结构的泄漏电流会显著减小的现象。所以，在设计电路的时候，我们就需要在电路中并联晶体管的后面再续接串联晶体管。而且，在不同的输入向量情况下，电路中的晶体管有的处于导通状态、有的处于关断状态，导致了整个电路在不同输入下的泄漏电流值不同。通过仿真实验可以得出：不论输入向量如何，使用了晶体管堆叠的电路，泄漏电流明显变小，虽然电路的工作时间变长了，但是仍在可以接受的范围内。