Concept HDL原理图设计

第七章Concept HDL原理图设计

本章主要介绍Concept HDL原理图设计设计流程、用户界面以及编辑环境，学习如何使用Concept HDL软件来进行原理图设计，并以一些实际例子来给大家讲解如何进行一个项目的原理图设计，在讲解的过程中会对原理图设计过程中需要注意的问题、一些设计技巧以及一些习惯性的设置等做专门批注。

一、原理图设计的基础

在进行原理图设计之前，必须学习一下原理图设计的一些基本规范和原理图设计的基本流程。根据每个公司的要求不一样，原理图设计的规范和流程并不是完全一样的，在此给大家讲解一下基本规范和典型的原理图设计流程。

原理图设计的基本要求是：规范性、可读性、美观性。

1、原理图设计的规范

■图幅的使用要统一

对于一个项目的原理图设计，顶层图、分页图使用多大的图幅要统一。在进行原理图设计之前，要选好图幅，如：A2、A3、A4等。每个公司可以根据自己的需要将图幅设计成一定的格式然后做成原理图库，以便原理图设计者使用从而保证统一性。

■各功能布局的统一性

在一页原理图中，各个功能布局要注意统一性。如：电源一般在左上角，核心芯片在中间，时钟一般在右下角等。

■网络命名统一

1）电源和地的命名统一。如：3V3（3.3V的电源）、2V5（2.5V的电源）、5V（5V的电源）、GND（地平面）、PGND（保护地）等。

2）差分信号命名统一。如：用P来代替+，用N来代替-。

3）全局网名统一用“\G”来表示。

4）总线的命名统一用“”来表示。

5）低有效信号统一用“_N”来表示。

6）数据类信号用DATA来表示，时钟类信号用CLK来表示，地址类信号用ADDR来表示等。

■网名、位号、属性等的字体要大小适中，便于阅读

■元件的摆放整齐有序、布局合理

2、原理图设计的流程

进行一个项目的原理图设计，主要分为3个阶段。

■设计前准备阶段

此阶段主要是设计前的准备工作。包括：总体方案的设计、元件的选型、库的设计及将其添加到项目中。

■设计阶段

在准备工作都完成之后，就进入设计阶段开始设计工作。这阶段主要包括：新建一个项目、Concept HDL的初始化的设置和原理图的绘制。

■设计后输出阶段

完成了设计之后，要对原理图进行仔细的检查、打包原理图、导出物料表以

及完成原理图的打印、输出工作，开始PCB设计工作。

方案设计元件选型原理图库设计

初始化设置创建一个项目库的设置添加

原理图设计原理图检查原理图输出

7_1

图7_1是一个项目原理图设计的基本流程。

二、Concept HDL的用户界面

Concept HDL是Cadence公司的原理图输入工具，提供原理图输入与分析的一个真正的协同设计的环境。其用户界面由标题栏、菜单栏、工具栏、设计窗口、状态栏以及命令控制窗口组成，如图7_2所示。

对于Concept HDL界面的6个部分，标题栏显示当前所得页面及页面状态，设计窗口就是整个设计所在的窗口，也就是图7_2中所示中间区域，命令栏是供用户写入命令的窗口（可以通过点击View/Console Window来控制是否打开），状态栏是显示当前状态的一栏，包括样式、选中、使用库、栅格和鼠标位置坐标等。下面分解详细讲解一下菜单栏和工具栏。

1、菜单栏

Concept HDL的菜单栏是由13个下拉菜单组成，他们分别是：File（文件类）、Edit（编辑类）、View（查看类）、Component（元件类）、Wire（线类）、Text（字符类）、Block（模块类）、Group（群组类）、Display（显示类）、AMS Simulator （仿真类）、Tools（工具类）、Window（窗口类）、Help（帮助）。

1）File（文件类）

文件类的下拉菜单中的命令主要包括：新建、打开、关闭及保存一个文件及转换（Revert）、回复（Recover）、移动（Remove）、编辑页面，编辑层次图、更改序列号、输入\输出原理图信息、原理图打印相关的设置、推出等。

2）Edit（编辑类）

编辑类的下拉菜单主要是对元件和线进行编辑的一些命令，如：后退\前进命令（Undo\Redo）、移动、复制、排列、删除、镜像、旋转、层次图显示、

创建圆\圆弧等。

7_2

3）View（查看类）

查看类的下拉菜单的命令主要是控制整个界面的，如：缩放界面、界面的上下左右移动、以及界面中的控制栏、错误表示栏、命令栏是否打开灯。

4）Component（元件类）

元件类的下拉菜单都是对元件进行操作的一些命令，如：添加元件、替换元件、替换元件的part（Version）、元件封装信息更改（Modify）、显示元件的引脚（Section）、交换\转换引脚（Swap Pins\Bubble Pins）、删除元件所有属性（Smash）等。

5）Wire（线类）

线类的下拉菜单中主要包括：连线命令（Draw和Route）、添加网名（Signal Name）、总线网名（Bus Name）、总线符号设置（Bus Tap）、加连接点（Dot/Connection Point）、线加粗\细（Thick\Thin）、线样式选择（Pattern）等。

6）Text（字符类）

字符类的下拉菜单主要包括：添加一个带属性字符（Property）、增加一个自定义的字符（Custom Text）、查看字符属性（Attributes）、分配电源\信号引脚模型（Assign Power\Signal）、更新当前页面的字符（Update Sheet

Variables）、更改字符（Change）、增加接口名字（Port Name）、设置字符大小（Set Size）、交换字符（Swap）、更改字符属性（Reattach）、属性显示格式选择（Property Display）等。

7）Block（模块类）

模块类的下拉菜单的命令主要是针对模块的操作，在没有选中模块的时候，大多数命令都是不可选中的。此下拉菜单命令包括：增加一个模块（Add）、模块名的更改（Rename）、模块大小的更改（Stretch）、模块上划线（Draw Wire 和Route Wire，模块上会自动增加引脚）、模块引脚的添加（Add Pin会有3种接口供选择：输入、输出、双向）及引脚的删除、更名、移动等命令。

8）Group（群组类）

群组类的下拉菜单中的命令主要包括：创建一个组，设置当前组的组名、查看组的内容以及对当前组的移动、删除、复制、设置字符大小、选择颜色表示、高亮显示及元件更新等命令。

9）Display（显示类）

显示类俄下拉菜单中的命令都是与项目中元件、网名等显示有关的，包括：高亮显示（Highlight）、去除高亮显示（Dehighlight）、属性的显示（Attachments）、颜色标示（Color）、显示元件信息（Component）、星号显示一个网名连接多处引脚（Connections）、显示任一点的坐标（Coordinate）、显示当前项目目录（Directory）、显示任意两点的距离（Distance）、显示历史操作（History）、显示定义的热键（Keys）、显示未保存定义（Modified）、显示网名（Net）、星号显示每个元件的原点（Origins）、星号显示每个引脚的位置（Pins）、显示选中元件的引脚名（Pin Names）、显示所有属性（Properties）、显示返回的信息（Return）、显示选中字符的大小（Text Size）等。

10）AMS Simulator（仿真类）

仿真类的命令栏，其下拉菜单中的命令主要包括和仿真相关的命令，如：新建、编辑、删除一个仿真项、运行仿真、创建网表、查看网表、编辑模型、高级分析、反标仿真结果、编辑仿真结果等。

11）Tools（工具类）

工具类的下拉菜单中包括命令：扩展设计（Espand Design）、取消扩展（Unexpand Design）、编辑模式（Occurrence Edit）、全局查找（Global Find）、全局导航（Global Navigate）、全局更新（Global Update）、打开约束管理器（Constraints）、检查原理图（Check）、查看错误（Error）、标识信息（Markers）、运行脚本文件（Run Script）、反标识原理图（Back Annotate）、仿真（Simulate）、层次编辑（Hierarchy Editor）、生成模块（Generate View）、元件管理（Part Manager）、模型分配（Model Assignment）、打包后运行项（Packager Utilities）、自动对比项（Design Sifferences）、设计统一（Design Association）、工具选项（Options）、工具栏定制（Customize）等。

12）Window（窗口类）

窗口类的下拉菜单中主要都是与窗口相关的一些命令，如：新窗口、刷行窗口、层叠防止窗口、上下防止窗口、重排图标及当前显示项的选择。

13）Help（帮助类）

帮助类的下拉菜单命令都是与帮助相关的一些命令，如：在线帮助、新版本更新项、此工具的学习机学习文档。

2、工具栏

对于在该课程中使用的Concept HDL版本，其常用的工具栏如：标准工具栏（Standard）、模块工具栏（Block）、添加工具栏（Add）、编辑工具栏（Edit）、颜色工具栏（Color）、标记工具栏（Markers）、群组工具栏（Group）及仿真类的模拟工具栏（Analog）、无源工具栏（Passive）、有源工具栏（Source）、线性工具栏（Linear）、分立工具栏（Discrete）、混合工具栏（Misc）及快捷工具栏共14个工具栏组成。

Concept HDL的14个工具栏可以通过单击菜单栏中的View/Toolbars自己选择打开哪些工具栏，如图7_3所示。

7_3

1）标准工具栏（见图7_4）

7_4 2）模块工具栏（见图7_5）

7_5 3）添加工具栏（见图7_6）

7_6 4）编辑工具栏（见图7_7）

7_7 5）颜色工具栏（见图7_8）

7_8 6）符号工具栏（见图7_9）

7_9 7）群组工具栏（见图7_10）

7_10 8）模拟工具栏（见图7_11）

7_11 9）无源工具栏（见图7_12）

7_12 10）有源工具栏（见图7_13）

7_13 11）线性工具栏（见图7_14）

7_14

12）分立工具栏（见图7_15）

7_15

13）混合工具栏（见图7_16）

7_16

14）快速工具栏（见图7_17）

7_17

三、Concept HDL的使用

本节主要讲解Concept HDL的使用，包括Concept HDL的启动、Concept HDL 的设置以及Concept HDL的基本操作等。

1、Concept HDL的启动

打开或新建一个原理图设计项目有两种方式：1、通过项目管理器界面进入，此内容在前面章节已介绍过，此处不再赘述；2、通过点击“开始菜单/程序/Allegro SPB 15.5.1/Design Entry HDL”，出现如图7_18所示提示选择相应的License的界面。

7_18

根据Cadence公司许可选择相应的产品许可之后，就可以进入原理图设计界面中，进行原理图设计。

如果以第二种方式进入到Concept HDL界面，会弹出一个如图7_19所示的界面，提示是打开最后一次打开的原理图设计项目，还是打开一个已有的项目，又或者是新创建一个原理图设计项目。

7_19

进行选择之后，进入到Concept HDL工作界面中，用户就可以开始设计自己的原理图了。

2、Concept HDL的设置

在进入原理图设计界面开始一个新的设计前，首先要做的就是对Concept HDL的基本设置，比如：栅格的设置、字符的设置、节点的设置、输入\输出项的设置等，合理的设置可以提高设计的效率和质量。Concept HDL的设置项都在工具类的下拉菜单中的Option下，单击“Tools/Options”，即可以打开设置对话框，如图7_20所示。

7_20

1）General选项卡中各功能描述

■Save Layout at Exit：当退出时，保持Design Entry HDL原有的窗口和工具栏设置

■Click to Activate View：选择此项，单击激活窗口；不选中时，当光标移动到窗口时，自动激活

■Cursor Shapes：在命令模式下，允许使用不同的光标形状

■Windows Autopan：整体移动窗口功能

■Ctrl+RMB Context Menu：选择此项：Ctrl按键+单击鼠标右键才能弹出右键菜单；不选择此项：单击鼠标右键直接弹出右键菜单，一般情况下不

选中此项

■Multi-format Vectors：多种格式的信号命名方式：选择此项：<>、（）、[]、冒号、逗号与&都是特殊符号，不能再用作信号名；不选择此项：上述符

号除<>可以指示矢量信号和冒号（：）代表连接关系，其余符号都无特殊

含义，可以用作信号名，一般默认选择此项

■Ctrl+LMB Select and Drag：改变选择，拖动及Stroke的命令所执行的行

为：1选中时：直接按住鼠标左键画出相应的符号，即可以使用Stroke

功能；按住Ctrl键，鼠标左键单击一个对象，移动鼠标就可以移动对象；

按下Ctrl或Shift键，按住并拖动鼠标左键，可以选择多个选项。按下鼠

标右键，在弹出菜单中选择Exclude及可以去掉选中的元件、属性或连线；

2、不选择此项时：按下Ctrl键和1中不按Ctrl键的功能一样，不按下

Ctrl和1中按下Ctrl键的功能一样

■Component Browser（Add）：选择此项，在命令栏中输入add，即可以打开添加元件对话框

■Show Category View（Add）：选择此项，打开添加元件对话框，默认显示的是Category View项；不选择此项，打开添加元件对话框，默认显示的

是Library View项

■Drawing Browser（Edit）：选择此项，在命令栏中输入edit，回车即可打开View Open窗口

■Libraries Browser（Lib）：选择此项，在命令栏中输入lib，回车即可以打开Search Stack窗口；不选择此项，则打开库路径的提示框■Show PPT Browser：选择此项，在添加元件的时候会自动打开Physical Part Filter项

■Enable Pre-Select Mode：打开Design Entry HDL菜单的预选模式

■Set PATH Property Invisible：选择此项，在放置元件的时候，元件的属性全为不可见，不选择此项，则默认全部显示元件属性

■Hierarchy Viewer：Hide Sheet Number：表示隐藏层次试图窗口中的模块的页码；Hide Instance Name：表示隐藏层次试图窗口中的实例名■Messages：设置在何处显示哪种类型（Fatal、Error、Warning、Information）的信息，例如，当设置了一个很小的逻辑网格尺寸，Design Entry HDL

会给出警告信息“网格太小，无法显示”，此消息如何显示就根据此处的

设置；Command Line表示在命令输入栏中显示信息；Dialog表示以对话

框的形式显示信息；Suppress表示不显示信息（对于致命的错误，这项

是不能选择的）

■Canonical Names：在使用全局查找、全局导航和查看属性的时候，控制显示的名命名方式，根据选择和不选择Library、Cell和View来实现显示

与不显示这三项内容；Depth便是在显示格式中的Lib.Cel:View的显示层

级

■Page Border：给新建的原理图页设定一个默认的图幅：单击“Browse”

按钮在相应的库中选择一个图幅即可，设定之后，新建原理图页就是有

图幅的页面，不用再手动调入图幅了

■Drawings：设定Design Entry HDL可以同时打开的原理图页面窗口，默认值是50

2）Output项

图7_21所示为Output项的各选项内容。

7_21

■ Binary File：保存逻辑的二进制格式的文件

■ASCII File：保存逻辑的ASCII格式的文件

■Confirm Write：保存前需确认

■Dependency File：按照相关信息保存ASCII文件

■Create Netlist：当保存设计时创建一个VHDL或Verilog文本描述

■Verilog：当保存设计时创建一个Verilog文本描述

■Verilog栏的Options：显示Verilog的网表设置对话框

■VHDL：当保存设计时创建一个VHDL文本描述

■VHDL栏的Options：显示VHDL的网表设置对话框

■Annotate Synthesis Constraints in Netlist：选择此项，Design Entry HDL会报告设计中的约束信息

■Allowed Global Shorts：添加全局网名列表，这些信号网名可以在设计中短路，当在Signal1栏中填写了第一个全局网名，在Signal2中填写了第二个全局网名，再当它们短路时，不会报错（此项设置一般情况下可以不进行设置，如要设置须慎重）

3）Paths项

如图7_22所示为Paths项的各项内容

7_22

■ Category File Path：指定类别文件（.cat）的目录

■ Input Script：指定Design Entry HDL控制命令的文件路径，在启动Design Entry HDL的时候运行此文件

■ PPT Option Set：指定PPT选项设置文件的路径，可以作为默认设置■ Attribute Directory：指定属性显示对话框中显示选项加载的属性文件（.att）默认路径为（安装路径）/tools/fet/concept/attributes

4）Custom Variables项

如图7_23所示为Custom Variables项的各选项内容

7_23

Custom Variables项是用户定义变量的窗口，可以在Design Entry HDL定义变量，放置在原理图中。

Name表示在此处输入定义的变量名。

Value表示在此处输入定义变量的值。注意：变量值不能为空，否则会删除掉此变量。

5）Graphics项

如图7_24所示为Graphics项的各选项内容。

7_24

■Add：划线时，以垂直直线方式（Orthogonal）或直线拉斜线方式（Direct）■Move：移动时，以垂直直线方式（Orthogonal）或直线拉斜线方式（Direct）■Auto Route On Move：移动元件的时候，线随元件移动自动延伸

■Auto Heavy If Bus Name：添加总线信号名时，线自动加粗

■Auto Name on Tap：在命令总线高低位时，自动插入确定的总线位的总线位符号、数据及网络名

■Tap Symbol：指定在原理图中使用的总线位符号

■Open：添加空心的连接点

■Filled：添加实心的连接

■Auto Dot At Intersection：网络连接时，自动显示节点

■Logic Dot Radius：调整原理图中的网络连接节点的直径

■Symbol Dot Radius：调整Symbol（符号）中的网络连接节点的直径

6）Text项

如图7_25所示为Text各选项的内容

7_25

■Size：指定文本（属性名、属性值、信号名以及注释）在原理图中的大小，默认为0.082in，最小为0.008in，最大为1.467in；注意：如果在设计的过程中更改了文本的大小，则只对以后添加的文本有效，对先前添加的无效

■Justification：调整文本的位置居左、居中或居右

■Upper-case Input：显示所有的文本

■Text Change Editor：指定默认的文本编辑器

■Visibility：控制属性的显示，都不显示（Invisible）、只显示名字（Name）、只显示值（Value）、显示名字和值（Both）

■Pin Property Visibility：控制当放置Symbol或元件的时候，引脚属性是否显示，Invisilible表示不显示，Dedined by Component表示显示

■Pin Number Size：调整引脚号的大小，默认为0.066in（注意：引脚号的大小与文本的大小无关）

■Rorate Vertical Pin Numbers During Backannotation：选中此项：自动选装垂直引脚的引脚号，如果已经反标则不处理

■Auto Path Properties On Components：对添加的部分自动添加Path属性■Retain Delete Symbol Properties From Logic Instances（“sticky off”）：当元件属性被删去时，自动删掉原理图中相应的默认属性

■Power Property Visilibity：控制电源引脚属性的可见性显示，可以选择Invisible、Name、Value及Both，默认为Value

7）Plotting项

如图7_26所示为Plotting项的各选项内容。

7_26

Plotting选项主要是对打印的一些设置，因为原理图的打印及归档工作是一项非常重要的工作，但不属于设计前的设置项，将会在以后章节中介绍。

8）Color项

Color项是对Design Entry HDL中颜色进行设置的项，包括：图形颜色（线、连接点、符号、圆弧、属性、注释、高亮）和背景的颜色选取，如图7_27所示。

7_27 9）Grid项

如图7_28所示为Grid项的各选项内容。

7_28

■Type：定义网格类型：Decimal表示选择10进制绘制（每in对应500单位）；Fractional表示每in对应400单位绘制；Metric表示选择公制绘制（每mm20单位）

■Logic Grid：定义原理图绘制的栅格

■Symbol Grid：定义Symbol绘制的栅格

■Document Grid：定义文本绘制的栅格

■Show：显示隐藏的网格

■Style：以点（Dots）或线（Lines）方式显示栅格

■Size：调整栅格的大小

■Multiple：显示每个栅格线，定义可以放置对象的地方，可以保证线和元件引脚的正确连接（注意：整个设计阶段包括原理图库设计、原理图绘制栅格应该尽可能的一致）

10）Signal Integrity项

如图7_29所示为Signal Integrity项的各选项内容。

Signal Integrity项是信号完整性的设置项，主要是对不同的引脚类型来赋予

实验一 一位二进制全加器设计实验

南昌大学实验报告 学生姓名： 学 号： 专业班级： 中兴101 实验类型：■ 验证 □ 综合 □设计 □ 创新 实验日期： 2012 9 28 实验成绩： 实验一 一位二进制全加器设计实验 一．实验目的 （1）掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程； （2）熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果； （3） 熟悉设备和软件，掌握实验操作。 二．实验内容与要求 （1）在利用VHDL 编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念； （2）给出此项设计的仿真波形； （3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。 三．设计思路 一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。 (1) 半加器设计原理 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器原理图。其中：a 、b 分别为被加数与加数，作为电路的输入端；so 为两数相加产生的本位和，它和两数相加产生的向高位的进位co 一起作为电路的输出。 半加器的真值表为 表1 半加器真值表 由真值表可分别写出和数so ，进位数co 的逻辑函数表达式为： b a b a b a so ⊕=+=- - （1） ab co = （2）

图1半加器原理图 (2) 全加器设计原理 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图2全加器原理图。全加器的真值表如下： 表2全加器真值表 其中a为加数，b为加数，c为低位向本位的进位，co为本位向高位的进位，so为本位和。 图2.全加器原理图 四．实现方法一：原理图输入法设计（自己独立完成） 1. 建立文件夹 建立自己的文件夹（目录），如c:\myeda，进入Windows操作系统 QuartusII不能识别中文，文件及文件夹名不能用中文。 2. 原理图设计输入 打开Quartus II，选菜单File→New，选择“Device Design File->Block Diagram->Schematic File”项。点击“OK”,在主界面中将打开“Block Editor”窗口。 (1) 放置元件 在原理图编辑窗中的任何一个空白处双击鼠标左键或单击右键,跳出一个选择窗，选择

手机结构设计checklist

手机结构设计检查表一．通用性项目 二．功能性项目 1．镜片Sub Len s 镜片的工艺(IMD/IML/模切/注塑+硬化/电铸+模切)

镜片的厚度及最小厚度 IMD/IML/注塑镜片P/L,draft,radius? 固定方式及定位方式,最小粘接宽度是否大于1.5mm? 窗口(VA&AA)位置是否正确 镜片本身及固定区域有无导致ESD问题的孔洞存在 周边的电铸或金属件如何避免ESD 小镜片周边的金属是否会对天线有影响(开盖时) 2．转轴Hing e 转轴的直径 转轴的扭力 打开角度(SPEC) 有无预压角度(开盖预压为4-6度,建议5度 装拆有无空间问题? 固定转轴的壁厚是多少,材料(推荐PC GE C1200HF或者三星HF1023IM) 转轴配合处的尺寸及公差是否按照转轴SPEC? 3．连接FLIP(SLIDE)/BASE的FPC 1) FPC的材料,层数,总厚度 2) PIN数,PIN宽PIN距 3)最外面的线到FPC边的距离是多少(推荐0.3mm) 4) FPC内拐角处最小圆角要求大于1mm,且内拐角有0.20mm宽的布铜,防止折裂. 5)有无屏蔽层和接地或者是刷银浆? 6) FPC的弯折高度是多少(仅限于SLIDE类型) 7) FPC与壳体的长度是否合适,有无MOCKUP 验证 8)壳体在FPC通过的地方是否有圆角?多少?推荐大于0.20mm. 9) FPC与壳体间隙最小值?(推荐值为0.5mm) 10) FPC不在转轴内的部分是否有定位及固定措施? 11)对应的连接器的固定方式 12) FPC和连接器的焊接有无定位要求?定位孔? 13)补强板材料,厚度 4．LCD 模组 主副LCD的尺寸是否正确及最大厚度 主副LCD的VA/AA区是否正确 主副LCD视角,6点钟还是12点钟? 副LCD是黑白/OLED/CSTN/TFT?相应的背光是什么? 副板是用FPC还PCB? PCB/FPC的厚度及层数. LCD模组是由供应商整体提供吗? 如果不是,主LCD如何与PCB/FPC连接?连接器类型及高度or HOTBAR? 副LCD如何与PCB/FPC连接?连接器类型及高度or HOTBAR? FPC/PCB上有无接地?周边有无露铜 有无SHIELDING屏蔽?厚度,材料,如何接地? 元件的PLACEMENT图是否确定? 有无干涉? 主副LCD的定位及固定 LCD模组的定位及固定 LCD模组有无CAMERA模组,是否屏蔽?

8位全加器的设计

课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日

课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日

一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3

一位全加器电路版图设计-11页精选文档

目录 1 绪论 (1) 1.1 设计背景 (1) 1.2 设计目标 (1) 2一位全加器电路原理图编辑 (2) 2.1 一位全加器电路结构 (2) 2.2 一位全加器电路仿真分析波形 (2) 2.3 一位全加器电路的版图绘制 (3) 2.4一位全加器版图电路仿真并分析波形 (3) 2.5 LVS检查匹配 (3) 总结 (4) 参考文献 (4) 附录一：电路原理图网表 (5) 附录二：版图网表 (6)

1 绪论 1.1 设计背景 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。早期的集成电路版图编辑器L-Edit在国内已具有很高的知名度。Tanner EDA Tools 也是在L-Edit的基础上建立起来的。整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。Tanner软件包括S-Edit，T-Spice， L-Edit与LVS[1]。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 1.2 设计目标 1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图 2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形 3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行DRC验证 4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形 5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度

实验一1位二进制全加器的设计

龙岩学院实验报告 班级学号姓名同组人 实验日期室温大气压成绩 实验题目：基于原理图输入法的1位二进制全加器的设计 一、实验目的 1、学习、掌握QuartusⅡ开发平台的基本使用。 2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法 设计1位二进制半加器、1位二进制全加器。 3、学习EDA-V型实验系统的基本使用方法。 二、实验仪器 装有QuartusⅡ软件的计算机一台、EDA系统实验箱、导线若干 三、实验原理 半加器只考虑两个1位二进制数相加，而不考虑低位进位数相加。半加器的逻辑函数 为 式中A和B是两个相加的二进制数，S是半加和，C是向高位的进位数。表1为半加器真值表。 表1 A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 显然，异或门具有半加器求和的功能，与门具有进位功能。 其逻辑图跟逻辑符号如下图：

全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加。表2为全加器的真值表。 表2 A i B i C I-1 C i S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 由真值表可得出逻辑函数式 式中，A i 和B i 是两个相加的1为二进制数，C i-1 是由相邻低位送来的进位数， S I 是本位的全加和，C I 是向相邻高位送出的进位数。其逻辑图跟逻辑符号如下图所示： 四、实验内容 1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。

用门电路设计一位的全加器

实验二组合逻辑设计 一、实验目的 1、掌握组合电路设计的具体步骤和方法； 2、巩固门电路的运用和电路搭建能力； 3、掌握功能表的建立与运用； 4、为体验MSI（中规模集成电路）打基础。 二、实验使用的器件和设备 四2输入异或门74LS86 1片 四2输入正与非门74LS00 1片 TDS-4数字系统综合实验平台1台 三、实验内容 1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。 2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。 3．等价变换Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4．画出变换后的原理图和接线图。 四、实验过程 1、选择实验题目，分析逻辑功能 用门电路设计一位的全加器 一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。 2、根据逻辑功能写出真值表； 3、根据真值表写出逻辑函数表达式； Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4、利用卡诺图法或布尔代数法对逻辑函数表达式进 行化简； 不需化简 Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 5、将化简的逻辑表达式等价变换，统计出实验所需芯片；

Si=Ai○十Bi○十Ci-1 所需芯片： 四2输入异或门74LS86 1片 四2输入正与非门74LS00 1片 6、根据各芯片的引脚图，测试所有需用芯片的功能，画出各芯片的功能表； VCC VCC 74LS86接线图 74LS00接线图 74LS 86芯片测试结果74LS00 芯片测试结果

一位全加器的设计

课程设计任务书 学生：袁海专业班级：电子1303班 指导教师：封小钰工作单位：信息工程学院 题目: 一位全加器的设计 初始条件： 计算机、ORCAD软件，L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周 2、技术要求： （1）学习ORCAD软件，L-EDIT软件。 （2）设计一个一位全加器电路。 （3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《理工大学课程设计工作规》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规。 时间安排： 2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计容的基本理论知识。 2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。 2017.1.5 提交课程设计报告，进行答辩。

指导教师签名：年月日 系主任（或责任教师）签名：年月日 目录 摘要 .................................................................................................................................. I ABSTRACT ........................................................................................................................ I 1绪论 (1) 1.1集成电路发展现状 (1) 1.2集成电路版图工具L-edit简介 (1) 2全加器原理及一位全加器原理图设计 (1) 2.1一位全加器原理简介 (1) 2.2实现一位全加器功能的原理图设计 (1) 2.2.1一位全加器原理图 (1) 2.2.2基于ORCAD的一位全加器设计 (1) 2.2.3 一位全加器的电路图仿真 (1) 3一位全加器的版图设计 (1) 3.1确定一位全加器版图结构 (1) 3.2源漏共享缩小版图面积 (1) 3.3 版图所需基础器件绘制编辑 (1) 3.3.1 PMOS、NMOS等基础器件编辑 (1) 3.3.2 两输入与非门与异或门的绘制编辑 (1) 3.3.3源漏共享得到版图 (1) 3.4 绘制最终一位全加器版图 (1) 4心得体会 (1) 5参考文献 (1)

一位全加器

存档资料成绩： 华东交通大学理工学院 课程设计报告书 所属课程名称计算机组成原理 题目一位全加器的设计 分院电信分院 专业班级 15计算机科学与技术3班 学号20150210440313 学生姓名张子辰 指导教师王莉 2016 年 12 月 19 日

课程设计（论文）评阅意见 评阅人 王莉 职称 讲师 2016年12月19日 序号 项 目 等 级 优秀 良好 中等 及格 不及格 1 课程设计态度评价 2 出勤情况评价 3 任务难度评价 4 工作量饱满评价 5 任务难度评价 6 设计中创新性评价 7 论文书写规范化评价 8 综合应用能力评价 综合评定等级

目录 引言 (2) 一.全加器的介绍 (2) 1.1 全加器的基本概念 (2) 1.2全加器仿真设计分析 (3) 1.3 全加器的原理 (3) 二.课程设计目的 (3) 三.不同方法的一位全加器设计 (4) 3.1用逻辑门设计全加器 (4) 3.2 用74LS38译码器设计全加器 (6) 3.3用74LS153D数据选择器设计全加器 (8) 四.观测仿真电路 (10) 4.1逻辑门仿真电路的分析 (10) 4.2 74LS138译码器仿真电路的分析 (12) 4.3 74LS153D数据选择器仿真电路的分析 (13) 五.两位全加器的实现 (15) 5.1.原理 (15) 5.2创建电路 (18) 5.3 仿真电路的输出信号分析 (19) 六.收获与心得 (19) 参考文献 (20)

一位全加器的设计 引言 MAX+PLUS II是一个专门用于电路设计与仿真的工具软件。它以界面形象直观、操作方便、分析功能强大、易学易用等突出优点，迅速被推广应用。MAX+PLUS II仿真软件能将电路原理图的创建、电路的仿真分析及结果输出都集成在一起，并具有绘制电路图所需的元器件及其仿真测试的仪器，可以完成从电路的仿真设计到电路版图生成的全过程，从而为电子系统的设计、电子产品的开发和电子系统工程提供一种全新的手段和便捷的方法。 数字系统的基本任务之一就是进行算术运算。而常见的加、减、乘、除等运算均可以利用加法运算来实现。所以，加法器就成为数字系统中最基本的运算单元，可广泛用于构成其它逻辑电路。 一.全加器的介绍 1.1 全加器的基本概念 加法器是一种常见的组合逻辑部件，有半加器和全加器之分。半加器是只考虑两个加数本身，而不考虑来自低位进位的逻辑电路，就是两个相加数最低位的加法运算。全加器不仅考虑两个一位二进制数相加，还要考虑与低位进位数相加的运算电路。两个数相加时，除最低位之外的其余各位均是全加运算

1位全加器的电路和版图设计

集成电路设计基础 论文题目：CMOS全加器设计学院：信息科学与工程学院专业：集成电路工程 姓名：耿烨亮 学号：1311082135

CMOS全加器设计 摘要：现代社会随着电路的集成度越来越高，功耗和信号延迟成为超大规模集成电路的关键。加法运算是数字系统中最基本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进行功能仿真设计和分析。另外通过全加器可以对其它相关电路有所了解。因此只有深刻理解了全加器的性能才能进一步减小功耗和信号延迟[1]。本文用对一位全加器进行了全面的分析。并且通过使用Cadence公司的工具IC 5141与Hspice来实现全定制的整个设计流程。 关键词：全加器；全定制；Cadence

As the circuit’s integration is increasing in the modern society，Power consumption and signal delay is crucial to the design of high-performance very large scale integration circuits. Addition operation is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary .what’s more, we can understand the other related circuitry through the full adder , Therefore, only a deep understanding of the performance of the full adder can we reduce the power consumption and signal delay.The paper has a comprehensive analysis to the full adder. And through the use of Cadence tool IC 5141 and Hspice to achieve full custom throughout the design process. Key words: the full adder ; Full – Custom; Cadence

实验一1 1位全加器的设计

实验一1位全加器的设计 一、实验目的 1.熟悉ISE软件的使用； 2.熟悉下载平台的使用； 3.掌握利用层次结构描述法设计电路。 二、实验原理及说明 由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验板，其中a,b,cin 信号可采用实验箱上SW0,SW1,SW2键作为输入，输出sum,cout信号采用发光二极管LED3，LED2来显示。 图1 全加器原理图 三、实验步骤 1.在ISE软件下创建一工程，工程名为full_adder，工程路径在E盘，或DATA盘， 并以学号为文件夹，注意不要有中文路径，注意：不可将工程放到默认的软件安装 目录中。芯片名为Spartan3E系列的XC3S500E-PQG208 2.新建Verilog HDL文件，首先设计半加器，输入如下源程序； module half_adder(a,b,s,co); input a,b; output s,co;

wire s,co; assign co=a & b; assign s=a ^ b; endmodule 3.保存半加器程序为half_adder.v，通过HDL Bench画仿真波形，获得仿真用激励文 件，随后进行功能仿真、时序仿真，验证设计的正确性，观察两种仿真波形的差异。 4.在Design窗口中，选择Design Utilities→Create Schematic Symbol创建半加器模 块； 5.新建一原理图(Schematic)文件，在原理图中调用两个半加器模块、一个或门模块, 按照图1所示连接电路，并连接输入、输出引脚。完成后另保存full_adder.sch。 6.对设计进行综合，如出现错误请按照错误提示进行修改。 7.HDL Bench画仿真波形，获得仿真用激励文件，分别进行功能与时序仿真，验证全 加器的逻辑功能，观察两类波形的差异。 8.根据下载板的情况锁定引脚 9.下载，采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察的LED2，LED3， 亮灭情况，验证全加器的逻辑功能。 四、思考题 1.为什么在实验步骤3中，将半加器保存为half_adder，可否保存为full_adder？ 2.对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？ 3.为什么要进行引脚锁定？ 4.采用层次结构法描述电路有什么样的优点？

产品结构设计等方面的checklist

模具的checklist表： 产品名称模具编号材料收缩率 序号内容自检确认 1与客户交流清楚外观面位置及外观要求如镜面，皮纹，亚光等。 2清楚产品的安装方向，产品的出模方向及它们之间的关系。 3产品在出模方向无不合理结构。 4壁厚合理，壁厚均匀，没有过薄，过厚及壁厚突变。 5圆角齐全，所有外观面倒圆角（特殊要求除外），所有非外观面倒圆角，非外观面圆角足够大。且圆角处壁厚均匀，无漏掉的圆角。 6脱模斜度齐全，正确，无放反的情况，脱模斜度足够大，已用DRAFTCHECK命令进行检查。7透明件，皮纹处理的外观面，插穿面脱模斜度足够大，满足标准。 8透明件已考虑外观效果，可见结构，并与客户进行交流。 9需贴膜的件已经考虑到膜在实际安装方向的定位， 10电镀件装配考虑到镀层厚度和装配间隙， 11一面用插接，一面用卡爪的结构已考虑到装配过程中是否有与外观干涉，是否有造成外观面破坏的情况，卡爪是否易断 12加强筋高度，宽度，脱模斜度结构及工艺均合理。 13外观件检查产品结构如壁厚，加强筋（尤其是横在制品侧壁的筋考虑与侧壁的防缩）、螺钉柱等不会引起缩水，已采取防缩措施。 14产品变形，收缩等注塑缺陷轻微，且已与客户协商，得到客户的书面认可。 15需出斜顶，滑块，抽芯的结构活动距离及空间足够，结构能否简化。 16产品无引起模具壁薄，尖角等不合理结构。 17带嵌件的产品考虑嵌件在模具中的牢固固定,内桶底的嵌件要求将嵌件和包嵌件的胶位合并到一起作为模具嵌件。 18与客户交流清楚分型面的位置，外观面滑块，抽芯允许的夹线位置。 19备份产品已检查所有修模报告及更改记录并进行了更改，重要装配尺寸进行了样件的实际测绘验证。 笔记本的CHECKLIST DesignCheckListBySub-Assy. 1.U-Case 1-1上下盖嵌合部份 1-1-1上下盖PL是否Match 1-1-2Lip是否完成，是否符合外观要求(修饰沟) 1-1-3侧壁之TAPER/与下盖是否配合/考虑到开模 1-1-4上下盖之配合卡勾共几处，是否位置match 1-1-5卡勾嵌合深度多少 1-1-6卡勾两侧有无夹持Rib，拆拔时是否易断裂 1-1-7卡勾是否造成侧壁缩水(如果太厚) 1-1-8公模内面形状(如各处高度). 1-1-10PL切口处是否有刀口产生(全周Check) 1-2BOSS 1-2-1上下盖BOSS孔位是否相合 1-2-2BOSS尺寸是否标准化，内缘有没有倒角

华为单板硬件设计审查评审表checklist

单板硬件设计审查评审表 文档编号：文档名称： 文档作者：文档完成时间：项目经理： 所属单板名称： 1、可读性评价： □很好□较好□一般□较差 说明：文档是否表达清晰，逻辑条理分明，表达形式通用，使具有一定技术背景的工程师容易读懂。如：在难懂的地方增加注释，在适当时采用图文并茂的方式等。选择认可的项打叉或打勾。 2、准确性评价： □很好□较好□一般□较差 说明：指文档是否对其中的技术内容能表达准确，对其中设计的测试方法有其操作性，并且准确有实效，不应该有关键技术表达错误等。选择认可的项打叉或打勾。 3、规范性评价： □很好□较好□一般□较差 说明：指文档的内容和形式是否是规范的，如：文档是否按模板来写；在特殊的情况下不使用模板而写的文档其封面格式、字体、主要内容顺序是否和相应的文档模板类型的要求是否一致等。选择认可的项打叉或打勾。 4、完备性评价 完备性总评： □很好□较好□一般□较差 说明：指文档包含的测试项目是否完整（即：没有漏测现象等），本次测试总体上对测试指导书的遵从程度和测试深度。可对照附录的内容进行判断。 总评： 说明：概括总结该文档的优点、缺点及改进建议 评审人签字：评审日期：联系电话： 附单板设计审查项目列表：

请参照此表，审查过的项目请打（9），未审查的项目请打（x），单板无此审查项目可不填。 1.单元电路审查： 1.1滤波电路审查 1.审查电路中有无设计电源滤波器。有无审查（） 2.审查电路中电源滤波器的形式是否有效，是否为单电 容型或单电感型，而未采用П形电源滤波器。有无审查（） 3.对单板的П形电源滤波器参数进行审查。有无审查（） 1.2ID电路审查 1.审查ID电路的形式是否符合规范电路的要求。有无审查（） 2.审查ID电路的参数是否正确。有无审查（） 3.审查ID电路是否有隔离电阻或隔离芯片。有无审查（） 4.在沿用未能提供正确ID处理的旧母板时，单板是 否进行相应的处理。有无审查（） 1.3主备倒换电路审查 1.审查主备倒换电路是否为主倒备型电路。有无审查（） 2.主备电路设计中是否考虑到单板复位后一段时间 内该板一直设为备用，以更有效防止备抢主。有无审查（） 3.电路中是否考虑在主板复位时，自动转为备板，两块 板同时复位时，自动将0号板设为主用，1号板设为备用。有无审查（） 4.在备板插拔时，由于插针接触或脱离的次序先后 有别，会否导致备抢主现象。有无审查（） 5.备板在插入的过程中，会否有可能导致主板的状态不正常。有无审查（） 6.是否未将/Reset信号引入主备倒换电路，可否存在隐患。有无审查（） 7.主备倒换电路能否在单板所有的故障状态下均 能进行正常的倒换，包括主板通讯中断时的自动倒 换，CPU故障时的自动倒换等情况。有无审查（） 8.主备倒换电路与系统的时序配合能否满足系统实时倒换的要求。有无审查（） 9.若单板有一一对应关系，有否考虑到相关单板的联动倒换。有无审查（） 10.设计中是否考虑到本板通过光纤，双绞线输入的重要信号丢失 时的自动倒换.有无审查（） 1.4复位、WDT电路审查 1.硬件设计中不推荐使用可关闭的WDT系统，即计数器清零电路应

汽车内外饰工艺数据checklist

仪表板内饰工艺数据checklist 1、是否根据确定方案进行设计； 2、数模分层符合公司标准； 3、零部件编号是否符合标准； 4、电子文档命名、版本编制是否符合规范； 5、零部件坐标系的统一性（模型一律采用整车坐标系）； 6、检查**件与点云偏差，车身结构件数模有安全配合是否的面与测量云的偏差± 0.3；自由曲面数模与测量云偏差±1；安装孔位与测量点云的偏差± 0.5； 7、明细表中件号、数模是否对应； 8、零件成型方法是否合格； 9、仪表板最高的及两端点，校核仪表板位置参数，是否满足人机工程要求； 10、各零件的成型工艺是否确定（如注射、挤出、模压、压延、铸型、吹塑等成型的方法）； 11、脱模方向是否正确； 12、检查塑料零件壁厚是否均匀一致，壁厚不均匀处易产生气泡和收缩变形，甚至产生断裂； 13、检查数模内部是否有凹陷（即复角部分），凹陷存在不便出模； 14、选用合适的脱模斜度和适当的脱模剂，脱模斜度大小与塑料件材料的性质、厚度、形状等有关；

15、载塑料零件上，是否避免锐角及直角过渡； 16、安装方式是否正确； 17、正确的选择定位尺寸基准，应尽可能使设计基准和工艺基准重合，避免装配过程中，误差的积累过大； 18、经常所装的零部件，为了更换方便，应以螺栓成自攻螺钉和簧片螺母配合紧固连接； 19、明确安装工具，预留所需的被动空间； 20、在安装过程中，需要进行装配调整的零部件要考虑孔位的合理布置及适当地预留间隙调整； 21、考虑到仪表板内线束的固定，明确线卡固定点及固定方式，钣金上的线束的过孔是否加以保护套成翻边结构； 22、检查保险杆外表面在X方向是否有负面保证模具成型后外表面的完整和美观； 23、检查外表面面与面的偏差是否超标； 24、检查外表面可增厚性； 25、检查零件的强度是否适当，是否有强度薄弱的区域（薄弱的区域需增加加强筋）； 26、检查零件的材料选用是否适当（如毛面需要镀铬地零件应选用同ABS 等可镀铬材料，不能选用PP难镀的材料； 27、在塑料件结构设计中，为避免转角处应刀集中，应采用圆弧过渡，这对于模具制造及使用寿命足很有利的； 28、对于保险杆要进行相关国家法规的检查（接近角、离车角等）；

一位全加器的设计(学习资料)

课程设计任务书 学生姓名：袁海专业班级：电子1303班 指导教师：封小钰工作单位：信息工程学院 题目: 一位全加器的设计 初始条件： 计算机、ORCAD软件，L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周 2、技术要求： （1）学习ORCAD软件，L-EDIT软件。 （2）设计一个一位全加器电路。 （3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。 2017.1.5 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日

目录 摘要.................................................................................................................................................. I ABSTRACT ................................................................................................................................... II 1绪论. (1) 1.1集成电路发展现状 (1) 1.2集成电路版图工具L-edit简介 (1) 2全加器原理及一位全加器原理图设计 (3) 2.1一位全加器原理简介 (3) 2.2实现一位全加器功能的原理图设计 (4) 2.2.1一位全加器原理图 (4) 2.2.2基于ORCAD的一位全加器设计 (4) 2.2.3 一位全加器的电路图仿真 (7) 3一位全加器的版图设计 (9) 3.1确定一位全加器版图结构 (9) 3.2源漏共享缩小版图面积 (10) 3.3 版图所需基础器件绘制编辑 (12) 3.3.1 PMOS、NMOS等基础器件编辑 (12) 3.3.2 两输入与非门与异或门的绘制编辑 (13) 3.3.3源漏共享得到版图 (14) 3.4 绘制最终一位全加器版图 (15) 4心得体会 (18) 5参考文献 (19)

1位全加器的设计

1位全加器的设计 一、实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验箱的使用； 3.掌握利用层次结构描述法设计电路。 二、实验原理及说明 由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管LEDR0,LEDR1,LEDR2上便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。 图1.1 全加器原理图 三、实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6 注意工程路径放到指定的数据文件夹，不可放到软件安装目录中； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co;

assign co=a & b; assign s=a ^ b; endmodule 3.保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性 4.选择菜单Fil e→Create/Update→Create Symbol Files for current file，创建 半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图 1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 6.对设计进行全编译，如出现错误请按照错误提示进行修改。 7.分别进行功能与时序仿真，验证全加器的逻辑功能。 9.下载 采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察的LEDR[0]，LEDR[1]，LEDR[2]，LEDG[0]，LEDG[1]亮灭验证全加器的逻辑功能。 四、思考题 1.为什么在实验步骤3中，将半加器保存为half_adder，可否保存为full_adder？ 2.对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？ 3.为什么要进行引脚锁定？ 4.采用层次结构法描述电路有什么样的优点？

1位全加器原理图输入设计

南昌航空大学实验报告 年月日 课程名称: EDA技术实验课程名称: 1位全加器原理图输入设计 班级:_09083114___姓名: 同组人:___________________________ 指导老师评定:___________________________签名:________________________ 实验目的 1、熟悉利用Quartus II的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个全加器的设计把握利用EDA软件进行电子线路设计的详细步骤； 2掌握利用EDA工具进行原理图输入这几、仿真、综合的方法。 实验原理 1位全加器可由两个半加器及或门连接而成；多为全加器可以由多个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 实验步骤 1.要设计的半加器为h_adder，如图4-1所示，a为被加数，b为加数，so为何，co为进位输出。 图4-1 1为半加器原理图 原理图设计完成后进行编译，编译通过进行下一步操作。 2.波形仿真如图4-2

图4-2 半加器波形仿真图 由波形图可以看出，当a和b都为1是，产生进位，此时co为1，so为0，只有a或者b为1时，不产生进位，co为0，so为1，a和b 都为0时，co和so都为0。 3、1位全加器由两个半加器及或门连接而成，如图4-3所示，ain为被加数，bin 为加数，cin为进位输入，sum为和，cout为进位输出。 图4-3 1位全加器原理图 原理图设计完成后进行编译，编译通过进行下一步操作。 4、1位全加器波形仿真如图4-4所示 图4-4 1位全加器波形仿真图 由波形图的1位全加器的真值表如表4.1所示

8位全加器设计

基于原理图的8位全加器设计 实验目的:熟悉利用Quartus II的原理图输入方法设计简单的组合电路,掌握层次化设计的 方法,并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理:一个8位全加器可以由8个1位全加器串行构成,即将低位加法器的进位输出 cout与相临的高位加法器的最低位输入信号cin相接。 试验任务:1、完成半加器与全加器的设计。 2、建立一个更高层次的原理图设计,利用以上获得的1位全加器构成8位全加器,完成编译、综合、适配、仿真与硬件测试。 实验步骤: 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目与存盘 原理图编辑输入流程如下: （1）打开Quartus II,选择file—>new命令,在弹出的窗口中选择block diagram/schematic file 选项,单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击,将弹出快捷菜单,选择inset—>symbol命令,将弹出元件输入对话框。 （3）单击“…”按钮,找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项(假设软件安装在D盘),选中需要的元件,单击“打开”按钮,此元件即显示在窗口中,然后单击symbol窗口中的ok按钮,即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件与引脚后,连接好电路,再输入各引脚名。 （4）选择file—>save as命令,选择刚才为自己的工程建立的目录d:\adder,将已设计好的原理图取名为h_adder、bdf,并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计,必须将以上设计的半加器h_adder、bdf设置成可调用的元件。在打开半加器原理图文件的情况下,选择file—>create/update—>create symbol current file命令,即可将当前文件h_adder、bdf变成一个元件符号存盘,以待高层次设计中调用。 4.设计全加器顶层文件 打开一个原理图编辑窗口,方法同前。在新打开的原理图窗口中双击,在弹出的窗口中选择project选项,选择h_adder、bdf,并调入其她元件,连接好电路。以f_adder、bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件,方法同上。 2.调入元件,连接电路图,以8f_adder、bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder、bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析:

4位全加器设计解析

可编程逻辑器件设计大作业 题目四位全加器设计 学院自动化与电气工程学院 班级 姓名 学号 2104年12月30 日

目录 摘要 (1) 1.设计目的 (2) 2.设计要求 (2) 3.设计原理 (2) 3.1.四位全加器 (2) 3.2.四位全加器的原理图 (4) 4.设计方案 (4) 4.1.仿真软件 (4) 4.2.全加器原理 (5) 4.2.1一位全加器的设计与原理 (5) 4.2.2四位全加器的原理及程序设计 (5) 5.程序设计 (7) 6.仿真及结果 (8) 总结与体会 (10) 参考文献 (11)

摘要 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 本次设计是用VHDL语言设计四位全加器，并用Quartus II仿真。 关键词：VHDL 四位全加器Quartus II

四位全加器设计 1.设计目的 复习加法器的原理，掌握加法器的设计实现方法，设计实现数字系统设计中常用的4位全加器，在此基础上进一步熟悉MAX+PLUSⅡ或Quartus II软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。 2.设计要求 1）复习EDA的相关技术与方法； 2）掌握VHDL或者Verilog语言，并要求能编写程序。 3）Quartus软件的使用：掌握程序编辑、编译、调试、仿真方法。 4）设计相关简单的电路，完成既定的功能。 3.设计原理 3.1.四位全加器 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。 多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 四位全加器可对两个多位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。 其中CIN表示输入进位位，COUT表示输出进位位，输入A和B分别表示