Xilinx原语ODDR概述和使用

Xilinx原语ODDR概述和使用

ODDR is Xilinx HDL Language Template。

ODDR：Output Double Data Rate（DDR）。

在介绍ODDR之前，我们先简单了解一下OLOGIC。

OLOGIC块在FPGA内的位置紧挨着IOB，其作用是FPGA通过IOB发送数据到器件外部的专用同步块。OLOGIC 资源的类型有OLOGIC2（位于HP I/O banks）和OLOGIC3（位于HR I/O banks）。

OLOGIC2和OLOGIC3不属于原语，正因为这样，所以它们不能被直接例化。它包含在布局布线后用户可例化的一些元素，例如一个输出触发器（OFD–output flip-flop）或者一个ODDR（output DDR element）。

OLOGIC主要由两个block组成，一个用于配置输出路径。另外一个用于配置三态控制路径。这两个block具有共同的时钟，但是具有不同的使能信号OCE和TCE。两者具有由SRV AL属性精致的异步和同步set和reset（S/R信号）。

输出路径和三态控制路径可以以下列模式之一独立配置：

1.边沿触发的D触发器

2.DDR模式（ASAME_EDGE 或OPPOSITE_EDGE）

3.电平敏感锁存器

4.异步电路/组合逻辑

OLOGIC block中的各种逻辑资源如下：

Output DDR概述（ODDR）

7系列器件在OLOGIC中有专用寄存器来实现输出DDR寄存器。这个功能在例化ODDR 时可见。在使用OLOGIC时，DDR的复用是自动的，不需要手动控制多路复用。这个控制是从时钟产生的。

ODDR原语是由一个时钟输入，下降沿数据由输入时钟的本地反转来计时。反馈到I/O块

xilinx FPGA SelectIO模块资料

5.1.6 SelectIO模块 Virtex-6每个I/O片（I/O Tile）包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY，如图5-24 所示。 图5-24 I/O 片结构图 本小节就以下几个方面介绍Virtex-6 的SelectIO 资源。 (1) SelectIO 的电气特性。 (2) SelectIO 的逻辑资源——ILOGIC 资源和OLOGIC 资源。 (3) SelectIO 的高级逻辑资源——ISERDES 资源、OSERDES 资源和Bitslip。 一、SelectIO IO 的电气特性 所有的Virtex-6 FPGA 有高性能的可配置SelectIO 驱动器与接收器，支持非常广泛的接口标准。强大的功能SelectIO 包括输出强度和斜率的可编程控制以及使用数控阻抗（DCI）的片上终端。

IOB 包含输入、输出和三态SelectIO 驱动器。支持单端I/O 标准（LVCMOS、 HSTL、SSTL）和差分I/O 标准（LVDS、HT、LVPECL、BLVDS、差分HSTL 和SSTL）。 注意：差分输入和VREF 相关输入由VCCAUX 供电。 IOB、引脚及内部逻辑的连接如图5-25 所示。 图5-25 IOB、引脚及内部逻辑连接图 IOB 直接连接ILOGIC/OLOGIC 对，该逻辑对包含输入和输出逻辑资源，可实现数据和三态控制。ILOGIC和OLOGIC可分别配置为ISERDES和OSERDES。Xilinx软件库提供了大量与I/O相关的原语，在例化这些原语时，可以指定I/O 标准。与单端I/O相关的原语包括IBUF（输入缓冲器）、IBUFG（时钟输入缓冲器）、OBUF（输出缓冲器）、OBUFT（三态输出缓冲器）和IOBUF（输入/输出缓冲器）。与差分I/O相关的原语包括IBUFDS（输入缓冲器）、IBUFGDS （时钟输入缓冲器）、OBUFDS（输出缓冲器）、OBUFTDS（三态输出缓冲器）、IOBUFDS（输入/输出缓冲器）、IBUFDS_DIFF_OUT（输入缓冲器）和IOBUFDS_DIFF_OUT（输入/输出缓冲器）。 二、SelectIO的逻辑资源 SelectIO的逻辑资源主要是指ILOGIC和OLOGIC资源，它们完成了FPGA引脚到内部逻辑的连接功能，包括组合输入/输出、三态输出控制、寄存器输入/输出、寄存器三态输出控制、DDR输入/输出、DDR输出三态控制、IODELAYE1高分辨率可调整延迟单元及其控制模块。 下面简要介绍ILOGIC和OLOGIC功能。

Xilinx FPGA入门连载1：ISE14.6安装

Xilinx FPGA入门连载1：ISE14.6安装 特权同学，版权所有 配套例程和更多资料下载链接： https://www.wendangku.net/doc/7e15565435.html,/s/1jGjAhEm 1 安装文件拷贝与解压缩 到SP6共享网盘（链接https://www.wendangku.net/doc/7e15565435.html,/s/1jGjAhEm）下的software文件夹下载ISE14.6的安装包。 随意选中前面的某个压缩包，右键单击选择“解压到当前文件夹”。 随后大约需要5-10分钟，解压才能完成。解压完成后，出现如下文件夹。

2 虚拟光驱或解压缩安装 点击进入文件夹“Xilinx.ISE.Design.Suite.14.6”，如图所示。 若用户PC安装了虚拟光驱，则使用虚拟光驱打开“XILINX_ISE_DS_14.6”进行安装。 假设用户PC没有安装虚拟光驱，则按照我们下面的步骤操作。右键单击“XILINX_ISE_DS_14.6”，选择“解压到XILINX_ISE_DS_14.6”，如图所示。 又是5-10分钟的漫长等待，谁让咱们土得连个虚拟光驱都没有捏！ 3 ISE14.6安装 安装前面的步骤解压缩后，如图所示。

在着手开始安装前，建议大家把什么乱起八糟的杀毒软件都关一关，免得后面一大堆郁闷问题。 双击上图的最后一个可执行文件“xsetup”，随后便弹出了最基本的ISE安装界面，如图所示。点击右下角的“Next”进入下一步。 如图所示分别勾选“I accept …”和“I also accept…”两个选项，再点击右下角的“Next”进入下一步。

如图所示，勾选最下方的“I accept…”选项，然后点击右下角的“Next”进入下一步。 入下一步。

Xilinx-XADC的使用中文介绍doc资料

Zynq器件XADC的使用(原创) 1．前言 赛灵思的7系列FPGA和Zynq器件创造性地在片上集成了模数转换器和相关的片上传感器（内置温度传感器和功耗传感器），这是相比赛灵思前一代产品来新增加的特性，可在系统设计中免去外置的ADC器件，有力地提高了系统的集成度。本文就这一新模块的使用进行简单介绍，希望对大家有所帮助，当然如有不当之处还请高手指正，以免误导大家，欢迎大家补充。 2．XADC模块介绍 2.1 XADC模块概述 Zynq器件XADC模块包括2个12比特1 MIPS的模数转换器和相关的片上传感器，模数转换器能为系统应用提供通用目的的高精度的模拟接口，下图是XADC模块的框图： XADC模块支持不同的操作模式，如外步触发同步采样模式；可接受不同类型的模拟输入信号，如单端或差分信号；最多能接受17路外部的模拟输入信号。XADC模块也包括一定数量的片上传感器用来测量片上的供电电压和芯片温度，这些测量转换数据存储在一个叫状态寄存器（status registers）的专用寄存器内，可由FPGA内部叫动态配置端口（Dynamic

Reconfiguration Port (DRP)）的16位的同步读写端口访问。ADC转换数据也可以由JTAG TAP访问，这种情况下并不需要去直接例化XADC模块，因为这是一个已经存在于FPGA JTAG结构的专用接口，此时因为没有在设计中直接例化XADC模块，XADC模块就工作在一种预先定义好的模式叫缺省模式，缺省模式下XADC模块专用于监视芯片上的供电电压和芯片温度。XADC模块的操作模式是由用户通过DRP或JTAG接口写控制寄存器来选择的，控制寄存器的初始值有可能在设计中例化XADC模块时的块属性（block attributes）指定。 2.2 XADC模块管脚需求 所有的XADC模块专用管脚都位于bank0, 所以都加有_0的后缀。下图表示了XADC的基本输入输出需求： 这有两种推荐配置：图中左边XADC由Vccaux(1.8V)供电，并且用一个外部的1.25V参考源。用外部参考源在精度和热飘移方面可以获得更好的性能，一个磁珠用隔离模拟地和数字地，这可避免较常用的模拟和数字电路共地而把噪声带入模拟电路的缺点；图中右边XADC是用片内的参考源，这时VREFP脚必须按图中所示连接到地。

第4节 Xilinx公司原语的使用方法1

第4节Xilinx公司原语的使用方法1 Xilinx 原语 3.4 Xilinx公司原语的使用方法 原语，其英文名字为Primitive，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，类似于C++中的“cout”等关键字，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM 等，相当于软件中的机器语言。在实现过程中的翻译步骤时，要将所有的设计单元都转译为目标器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代码输入方式，其和HDL语言的关系，类似于汇编语言和C语言的关系。 Xilinx公司提供的原语，涵盖了FPGA开发的常用领域，但只有相应配置的硬件才能执行相应的原语，并不是所有的原语都可以在任何一款芯片上运行。在Verilog中使用原语非常简单，将其作为模块名直接例化即可。本节以Virtex-4平台介绍各类原语，因为该系列的原语类型是最全面的。其它系列芯片原语的使用方法是类似的。 Xilinx公司的原语按照功能分为10类，包括：计算组件、I/O端口组件、寄存器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB 组件以及G比特收发器组件。下面分别对其进行详细介绍。 3.4.1 计算组件 计算组件值得就是DSP48核，也有人将其称为硬件乘法器，功能描述如表3-6所示。 表3-6 计算组件清单 DSP48 其结构为一个18*18比特的有符号乘法器，且在后面还级联了一个带有可配置流水线的3输入加法器 DSP48核由一个18比特的乘法后面级联一个48比特的加法器，乘法器和加法器的应用位宽分别可以在18、48比特内任意调整。其在乘加模块中有广泛应用，特别是各类滤波器系统中，不仅可以提高系统稳定性，还能够节省逻辑资源且工作在高速模式下。 其在Verilog中的例化模版为： module fpga_v4_dsp48( BCOUT, P, PCOUT, A, B, BCIN, C, CARRYIN,CARRYINSEL, CEA, CEB, CEC, CECARRYIN, CECINSUB, CECTRL, CEM, CEP, CLK, OPMODE, PCIN, RSTA, RSTB, RSTC, RSTCARRYIN, RSTM, RSTP, SUBTRACT); output [17:0]BCOUT; output [47:0] P, PCOUT; //

xilinx ise安装教程

《Xilinx ISE 14.2 安装指南》 1. 写在前面的话 到了这个年纪，一个人的路，总是孤独的。型号还有FPGA这一爱好，凭着自己的兴趣，不屈不饶的努力学习，不求有多大的成就，但求能给数字界贡献微薄的一份子。曾经无数的跌倒，曾经无数次的失落，曾经无数次的崩溃，尽管失去总比得到的多，这些都不重要，因为，我一直在努力，像松鼠那么努力！ 光阴似箭，玩了大约3年的Altera FPGA，把它当做最亲密的伙伴的同时，我竟然开始玩弄Xilinx FPGA了。。。甚是激动。。。也许知己知彼，百战百殆，但对我而言，每一个都将是我学习的对象，也许是我的兴趣，也许是我的使命，这两者必定在我未来扮演重要的角色。尽然开始读研了，一个人的奋斗，没有找到久违的团队感，一度，我感到很孤独！虽然水平不过如此，见识还是那么的肤浅，能力还是不足，但好歹我终于找到了激情的欲望，也许拿到ZedBoard这一刻起，我又能找回方向，填补孤独的心灵了。 允许，还是老样子，我将会一步一步记录我Xilinx FPGA的学习过程，包括我的设计，思想，灵感；我会将此与Altera FPGA对照着来触摸，深化，我希望能让更多的人了解Xilinx，而不是仅仅局限于Altera FPGA。此刻开始，从新回归到菜鸟水平，“巧妇难为无米之炊”，万事开头难，在收集了一大包相关Xilinx的资料后，咱就开始安家吧—Xilinx ISE 14.2安装指南。

2. Xilinx ISE 14.2软件下载 由于偷懒，省的更换系统后又得下载对应版本的软件，在官网直接下载全功能版本，8.2G，支持Windows & Linux，网址及连接如下所示：

ISE学习教程

1、ISE的安装 现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。 1）系统配置要求 ISE 5.2i推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。在ISE 5.2i支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。 2）ISE 5.2i的安装 以中文版Windows XP操作系统为例加以说明。 （1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。 图4.25 ISE5.2i安装界面 （2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。

图4.26 器件模型选择对话框 （3）点击“下一步”，如图4.27所示，可以选择器件种类。

图4.27 器件种类选择对话框 通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。 安装完成后，环境变量应作如下描述： 若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入： 变量名：Xilinx 变量值：C：Xilinx（即安装路径） 具体设置如图4.28所示。

使用Xilinx CORE Generator

使用Xilinx CORE Generator心得 初步使用Xilinx CORE Generator: 参考书籍：《Xilinx ISE 5.x 使用详解》EDA先锋工作室 P63-P72：IP核生成工具——CORE Generator 1. 对于如何在工程中加入IP核，是很简单的，我在未看书之前，就可根据提示挑选适当的核，对核进行参数设置，将核加入工程。 2. 接下来是如何使用，在这里，由于我主要使用VHDL语言，仿真工具用ModelSim6.0，综合工具主要使用Synplify7.7，我就只说在这样的环境下如何对该IP核进行元件例化，进行项目配置，并进行仿真与综合。 2.1 元件例化 可使用ISE的Laguage Template，也就是Xilinx 6.2 ISE中工具栏右上角的小灯泡，在COREGEN目录下，你会发现，你所用到的IP核的例化语句已经出现在模板里，拷过去就可以直接用了（当然你可能也要视情况进行必要的改动）。 3. 仿真 这里，最主要的问题是库，由于使用了IP核，所以要把XilinxCroeLib加入ModelSim库中。我的经验是：先在当前工程的目录下创建一个xilinxcorelib库，然后把该库文件剪切到modelsim根目录下，最后在modelsim下，选中该库，点击右键选择Edit，将路径高到modelsim下。然后将xilinx\vhdl\src\xilinxcorelib编译到该库中。此时要注意，由于库文件的关联性，第一次不可能全部编译通过，连续三次后，大多数核就在库中，只有少数几个不能通过编译。 4. 综合 由于综合过程中，提示如下（下面是我在comp.arch.fpga上所发的问题）： In my project,there's a xilinx IP core. I want to use the synplify7.7 to synthesize it, but there's a warning when synthesize . The warning is : @W: CD280 :"G:\project\itu656_dec\itu656_Decoder.vhd":29:10:29:19|Unbound component counter_11 mapped to black box @W: CD280 :"G:\project\itu656_dec\itu656_Decoder.vhd":37:10:37:18|Unbound component counter_4 mapped to black box my project nane is itu656_dec : a decoder for itu 656 video The following code has been used in my project: component counter_11 port ( Q: OUT std_logic_VECTOR(10 downto 0); CLK: IN std_logic; CE: IN std_logic; ACLR: IN std_logic); end component; component counter_4

ISE安装步骤

从网上下载测试版软件华中科技大学ftp：211.69.207.25下载 ModelSim.SE.v6.0 仿真工具 Xilinx.ISE.v6.3i.Incl.Keymaker- foundation安装软件 Xilinx.ISE.v6.3i.VIRTEX.VIRTEXE.Addon- foundation库文件1 Xilinx.ISE.v6.3i.VIRTEX.VIRTEXE.Addon.Addon- foundation库文件2 SYNPLICITY_SYNPLIFY_PRO_V7.7 foundation器件综合软件 一、ModelSim.SE.v6.0的安装 双击图标进行安装,然后双击keygenerate产生文件license.dat文件。将其拷贝到modelsim安装的文件夹下。单击我的电脑，在右键中修改环境变量。 加入环境变量LM_LICENSE_FILE，变量值为C:/Modeltech_6.0/license.dat 则modelsim安装成功.还需在modelsim安装的文件夹下拷贝已经编译好的一些库文件，为其后面的处理作好准备，三个库文件为XilinxCoreLib_ver、unisims_ver、simprims_ver。 进入ModelSIM安装文件夹，找到一个名为ModelSIM.ini的文件，将其属性由只度改为存档，在[Library]段的最后加上simprims_ver = $MODEL_TECH/../simprims_ver XilinxCoreLib_ver= $MODEL_TECH/../XilinxCoreLib_ver unisims_ver= $MODEL_TECH/../unisims_ver 目的是让ModelSIM运行时可以自动加载编译好的库文件。 二、Xilinx.ISE.v6.3i.Incl.Keymaker的安装 双击其安装软件进行安装，光盘里有两张光盘，和一个ID产生器，安装两个光盘时，要使用同一个ID。 将Xilinx.ISE.v6.3i.VIRTEX.VIRTEXE.AddXilinx .ISE .v6.3i.VIRTEX.VIRTEXE.Addon.Add 分别解压缩，将解压缩得到的文件夹拷贝到Xilinx安装的目录下（第二个文件只需拷贝最後一个文件） ISE6.2的安装，大体一致，记得有选择set/update时全选，不然有些功能无法适用，至于升级，打开edit后，在perference中去掉就可以了。 如果你装了防火墙，如天网、瑞星，第一次启动时，要一直允许ise访问网络，不然会抱错的。 经试验，最好安装在winXP系统下。 三、SYNPLICITY_SYNPLIFY_PRO_V7.7的安装 将其完全解压后进行安装，其中的license要选择使用本机的license，然后用解压后的 license.txt覆盖SYNPLICITY目录下的license，用解压后的覆盖 Synplicity\Synplify_77\bin\mbin目录下的同名文件。 发现环境变量改变为SYNPLICITY_LICENSE_FILE，变量值为C:\Synplicity\license.txt。软件整体安装成功！

Xilinx原语的使用方法1

Xilinx原语的使用方法1 3.4 Xilinx公司原语的使用方法 原语，其英文名字为Primitive，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，类似于C++中的“cout”等关键字，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等，相当于软件中的机器语言。在实现过程中的翻译步骤时，要将所有的设计单元都转译为目标器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代码输入方式，其和HDL语言的关系，类似于汇编语言和C语言的关系。 Xilinx公司提供的原语，涵盖了FPGA开发的常用领域，但只有相应配置的硬件才能执行相应的原语，并不是所有的原语都可以在任何一款芯片上运行。在Verilog中使用原语非常简单，将其作为模块名直接例化即可。本节以Virtex-4平台介绍各类原语，因为该系列的原语类型是最全面的。其它系列芯片原语的使用方法是类似的。 Xilinx公司的原语按照功能分为10类，包括：计算组件、I/O端口组件、寄存器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM 组件、Slice/CLB组件以及G比特收发器组件。下面分别对其进行详细介绍。 3.4.1 计算组件 计算组件指的就是DSP48核，也有人将其称为硬件乘法器，功能描述如表3-6所示。 表3-6 计算组件清单 DSP48 其结构为一个18*18比特的有符号乘法器，且在后面还级联了一个带有可配置流水线的3输入加法器 DSP48核由一个18比特的乘法后面级联一个48比特的加法器，乘法器和加法器的应用位宽分别可以在18、48比特内任意调整。其在乘加模块中有广泛应用，特别是各类滤波器系统中，不仅可以提高系统稳定性，还能够节省逻辑资源且工作在高速模式下。其在Verilog中的例化模版为： module fpga_v4_dsp48( BCOUT, P, PCOUT, A, B, BCIN, C, CARRYIN,CARRYINSEL, CEA, CEB, CEC, CECARRYIN, CECINSUB, CECTRL, CEM, CEP, CLK, OPMODE, PCIN, RSTA, RSTB, RSTC, RSTCARRYIN, RSTM, RSTP,

Spartan-14.7平台与ISE软件的入门

Spartan-3平台与ISE软件的入门 一、快速浏览Spartan-3E Starter Kit的用户指南，便于以后进行内容查找。 中文用户指南：Spartan-3E Starter Kit Board User Guide.mht 英文用户指南：Spartan-3E Starter Kit Board User Guide.pdf 二、ISE软件安装。 根据资料自学完成安装（在个人电脑上），ISE推荐版本：14.7。注意需要破解（即提供license）。 三、ISE软件的初次使用。 在Spartan-3E开发板上，使用ISE软件，完成一个最基本工程的建立、编程、仿真、下载实现。 3.1 1）运行ISE Design Suite软件，界面如下

File New Project a)设置顶层文件类型Top-level source type为Schematic（原理图）

b)选择工程的保存位置Location和工作目录Working Directory 为fpgaxunlian c)为工程取名，如：xunlian1 点击Next 进行下述设置

根据观察我们使用的Spartan 3E开发板上的FPGA芯片上的字，可知目标FPGA芯片的属性如下 芯片系列（Family）：Spartan3E 芯片型号（Device）：XC3S500E 芯片封装（Package）：FG320 速度等级（Speed）：-4（注：XILINX的FPGA，值越大，速度等级越高） 综合工具（Systhesis Tool）选择ISE自带的XST 仿真工具（Simulator）选择ISE自带的Isim 编程语言（Preferred Language）选择Verilog 然后，点击Next

Xilinx FPGA DCI的应用

Xilinx系列FPGA的DCI技术 1、DCI技术概述 随着FPGA芯片越大而且系统时钟越高，PCB板设计以及结构设计变得越难，随着速率的提高，板间的信号完整性变的非常关键，PCB板上若有关键信号，那么需要进行阻抗匹配，从而避免信号的反射和震荡。Xilinx公司提供DCI （Digitally Controlled Impedance）可以在芯片内部进行阻抗匹配，匹配电阻更加接进芯片，可以减少元器件，节省PDB板面积，并且也更方便走线。 传统的阻抗匹配是在PCB板上端接一个电阻。理想情况下，源端输出阻抗认为是很小的，而接受端的输入阻抗认为是很大，在实际电路中都可以不去考虑，只考虑PCB上的走线，从接收端看过去PCB特征阻抗应该等于源端接电阻，这样电流从源端流向接收端才不会导致反射。 2、阻抗匹配原理 阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，得到最大功率输出的一种工作状态。对于不同特性的电路，匹配条件是不一样的。在纯电阻电路中，当负载电阻等于激励源内阻时，则输出功率为最大，这种工作状态称为匹配，否则称为失配。当激励源内阻抗和负载阻抗含有电抗成份时，为使负载得到最大功率，负载阻抗与内阻必须满足共扼关系，即电阻成份相等，电抗成份只数值相等而符号相反。这种匹配条件称为共扼匹配。 在高速的设计中，阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样，但是在具体的系统中怎样才能比较合理的应用，需要衡量多个方面的因素。例如我们在系统中设计中，很多采用的都是源段的串连匹配。对于什么情况下需要匹配，采用什么方式的匹配，为什么采用这种方式。例如：差分的匹配多数采用并联终端匹配；时钟采用串联源端匹配。

ISE12.4教程

0 前言 一套完整的FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。 图1 FPGA设计流程 目前赛灵思公司FPGA设计软件的最新版本是ISE 13，由于笔者暂未用到该版本，本文中以ISE 12.4为例。 ISE 9以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。软件包里面包含四个大的工具，ISE Design Tools、嵌入式设计工具EDK、PlanAhead、Xtreme DSP设计工具System Generator。ISE设计工具中包含ISE Project Navigator、ChipScope Pro 和以下工具： 图2 ISE软件包中部分工具 做一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“点亮LED 灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基本流程。 1 创建工程 （1）在桌面快捷方式或开始→所有程序→Xilinx ISE Design Suite 12.4→ISE Design Tools中打开ISE Project Navigator。 （2）单击File→New Project...出现下图所示对话框。

图3 新建工程对话框 在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬件描述语言（HDL）、原理图（Schematic）、SynplifyPro默认生成的网表文件（EDIF）、Xilinx IP Core和XST生成的网表文件（NGC/NGO）这四种选项，这里我们使用Verilog模块作为顶层输入，所以选HDL。 （3）单击Next >进入下一步，弹出下图所示对话框。

Xilinx ISE 使用入门手册

Xilinx ISE使用入门手册1 发布日期：2009-3-613:06:10文章来源：搜电浏览次数：2940 1、ISE的安装 现以ISE5.2i为例介绍Xilinx ISE Series的安装过程。 1）系统配置要求 ISE5.2i推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。在ISE5.2i 支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。 2）ISE5.2i的安装 以中文版Windows XP操作系统为例加以说明。 （1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。 图4.25ISE5.2i安装界面

（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。 图4.26器件模型选择对话框 （3）点击“下一步”，如图4.27所示，可以选择器件种类。

图4.27器件种类选择对话框 通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。 安装完成后，环境变量应作如下描述： 若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入： 变量名：Xilinx 变量值：C：Xilinx（即安装路径） 具体设置如图4.28所示。

ISE教程

光盘放进DVD光驱，等待其自动运行（如果没有自动运行，直接执行光盘目录下的Setup.exe文件程序即可），会弹出图4-1所示的欢迎界面，点击“Next”进入下一页。 图4-1 ISE安装过程的欢迎界面 2．接着进入注册码获取、输入对话框，如图4-2所示。注册码可以通过网站、邮件和传真方式申请注册码。如果已有注册码，输入后单击“Next”按键后继续。

图4-2 ISE9.1安装程序的注册码输入界面 购买了正版软件后，最常用的方法就是通过网站注册获取安装所需的注册码。首先在Xilinx的官方主页 https://www.wendangku.net/doc/7e15565435.html,上建立自己的帐号，然后点击图4-1中的“Website”按键，登陆帐号，输入CD盒上的产品序列号（序号的格式为：3个字符+9个数字），会自动生成16位的注册码，直接记录下来即可，同时Xilinx网站会将注册码的详细信息发送到帐号所对应的邮箱中。 3．下一个对话框是Xilinx软件的授权声明对话框，选中“I accept the terms of this software license”，单击“Next”后进入安装路径选择界面，如图4-3所示。单击“Browse”按键后选择自定义安装路径，单击“Next”按键继续 图4-3 ISE软件安装路径选择对话框 4．接下来的几个对话框分别是选择安装组件选择，如图4-4所示，用户需要选择自己使用的芯片所对应的模块，这样才能在开发中使用这些模块。在计算机硬盘资源不紧张的情况下，通常选择“Select All”。

图4-4 ISE安装组件选择界面 评论[支持者: 0 人，反对者: 0 人，中立者: 0 人] 查看评论信息 2008-11-26 20:53:00 第3楼 小大 个性首页| QQ 5．随后进入设置环境变量页面，保持默认即可。如果环境变量设置错误，则安装后不能正常启动ISE。选择默认选项，安装完成后的环境变量，其值为安装路径。最后进入安装确认对话框，单击Install按钮，即可按照用户的设置自动安装ISE，如图4-5所示

Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA 中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等，如图1所示。 1. IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUF元，否则在布局布线时会报错。IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和SSTL等多种格式的IO标准。 2. IBUFGDS是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。 3. BUFG是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA内部的IOB、CLB、选择性块RAM的时钟延迟和抖动最小。 4. BUFGCE是带有时钟使能端的全局缓冲。它有一个输入I、一个使能端CE和一个输出端O。只有当BUFGCE的使能端CE有效(高电平)时，BUFGCE才有输出。 5. BUFGMUX是全局时钟选择缓冲，它有I0和I1两个输入，一个控制端S，一个输出端O。当S为低电平时输出时钟为I0，反之为I1。需要指出的是BUFGMUX的应用十分灵活，I0和I1两个输入时钟甚至可以为异步关系。

xilinx 新手快速入门的好资料

⊙当前位置：搜电>> 资料>> Xilinx ISE 使用入门手册1 Xilinx ISE 使用入门手册1 发布日期：2009-3-6 13:06:10文章来源：搜电浏览次数：10677 1、ISE的安装 现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。 1）系统配置要求 ISE 5.2i推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。在ISE 5.2i支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。 2）ISE 5.2i的安装 以中文版Windows XP操作系统为例加以说明。 （1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。 图4.25 ISE5.2i安装界面 （2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。

图4.26 器件模型选择对话框 （3）点击“下一步”，如图4.27所示，可以选择器件种类。

图4.27 器件种类选择对话框 通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。 安装完成后，环境变量应作如下描述： 若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入： 变量名：Xilinx 变量值：C：Xilinx（即安装路径） 具体设置如图4.28所示。

Xilinx_FPGA下载烧写教程

Step1 学习下载配置Xilinx 之FPGA 配合Mars-EDA 的Spartan2 核心板，用图文方式向大家详细讲述如何下载配置Xilinx 的FPGA。 FPGA 下载模式说明 S1 为 FPGA 下载模式选择跳线，M0,M1,M2 默认状态为通过 4.7K 电阻上拉到 3.3V，当用跳线帽短接 S1 的PIN3 和PIN6 将置 M0 为0，同理，短接 PIN2 和PIN5,PIN3 和PIN4 将置 M1,M2 为0。M0,M1,M2 的电平和 FPGA 下载之间的关系参见下图：（Boundary-scan mode）是调试最常用的 JTAG 模式。当采用板载 PROM 时，采用的跳线模式是 Master Serial Mode –短路 PIN1 和PIN6,PIN2 和PIN5 J2 为Slave Serial Mode 的接口。下载模式跳线 S1 短接PIN1 和PIN6,PIN2 和PIN5 即可。 J3 为 JTAG Mode 的接口。下载模式跳线短接 PIN1 和 PIN6 即可。

S2 跳线说明 1.通过 JTAG 方式烧录 FPGA：短接 PIN1 和PIN3。 2.通过 JTAG 方式烧录 PROM：短接 PIN3 和PIN5,PIN2 和PIN4. 3.通过菊花链下载 FPGA 和烧录 PROM：短接 PIN3 和PIN5,PIN4 和PIN6. 下面我们利用 Spartan2 核心板介绍一下通过 JTAG 菊花链方式下载 FPGA 和烧录 PROM. 硬件跳线选择： 1.跳线 S1: 此时要求 M0 M1 M2 = 100, 设置 FPGA 的下载方式为 Boundary-scan mode, 此时将 M1 和M2 的跳线安上。 跳线 S2 : 通过菊花链下载 FPGA 和烧录 PROM：短接 PIN3 和 PIN5,PIN4 和 PIN6. 2.将 Xilinx 下载线和核心板上 JTAG mode 接口 J3 相连，连接到计算机并口。核心板上电。

深入Xilinx Clocking Wizard 3.6(ISE) 4.2(Vivado)

SECTION I——综述 IP Facts Introduction Xilinx的Clocking Wizard Core(ISE v3.6，或VIVADO v4.2)可以更让用户根据自己的时钟需求更轻松地生成HDL源码封装。这个Clocking Wizard引导用户设置适当的时钟原语，并且允许用户覆盖其中的参数。除了提供目标时钟电路的HDL封装之外，Clocking Wizard会同时产生一个时序参数报告，这个报告由Xilinx的时序工具针对该电路分析得到。 Features ●每个时钟网络最多两个输入时钟、七个输出时钟 ●根据选定的器件自动选择正确的时钟原语 ●根据用户选定的时钟feature自动配置时钟原语 ●根据输入和输出频率的需求，自动计算VCO（压控振荡器）频率喝倍频、分频数值 ●自动执行所有的配置以符合相移、占空比需求 ●支持MMCME2的扩频时钟，允许用户选择有效的调制频率、模式和输入、输出时钟●可选的时钟信号缓冲器 ●时钟原语和任何计算属性可覆写 ●时钟电路的时序可预估，功耗可预估 ●生成一个可综合的时钟网络设计和一个仿真测试脚本 ●原语对应的窗口可供选择

对于不同的工具，Clocking Wizard所支持的器件版本可以通过这个core的release notes 来查询，文档名XPT也可以在ISE中添加IP CORE时查询Supported Families… Overview Clocking Wizard可以提供一个经验证的时钟网络，用户对Xilinx时钟原语的了解可以帮助用户做出权衡设计的决定。

Feature Summary ●Frequency synthesis 频率综合——允许输出不同于输入时钟频率的时钟 ●Spread spectrum 扩展频谱——扩频功能使经过调制的输出时钟减少EMI频谱能量密度，这个功能仅适用于原语MMCME2_ADV，当前版本不支持软件UNISIM对于此功能的仿真 ●Phase alignment 相位对齐——这个功能允许输出时钟和参考时钟的相位锁定，锁定的是相对相位差，例如一个器件的输入时钟 ●Minimize power 功耗优化——对于可能的频率、相位或占空比的精度功耗，这项功能能给与优化 ●Dynamic phase shift 动态相移——这项功能允许用户选择输出时钟的相位关系 ●Balanced 性能平衡——选择性能平衡会让软件选择合适的带宽来进行抖动优化 ●Minimize output jitter ●Maximize input jitter filtering 上述两项功能用于输入输出时钟抖动的过滤 ●Fast simulation 快速仿真——提高仿真运行速度

XilinxXADC的使用中文介绍.docx

Zynq 器件 XADC的使用 ( 原创 ) 1．前言 赛灵思的7 系列 FPGA和 Zynq 器件创造性地在片上集成了模数转换器和相关的片上传感器（内置温度传感器和功 耗传感器），这是相比赛灵思前一代产品来新增加的特性，可在系统设计中免去外置的ADC器件，有力地提高了系统 的集成度。本文就这一新模块的使用进行简单介绍，希望对大家有所帮助，当然如有不当之处还请高手指正，以免误 导大家，欢迎大家补充。 2． XADC模块介绍 2.1 XADC 模块概述 Zynq 器件 XADC模块包括2 个 12 比特 1 MIPS的模数转换器和相关的片上传感器，模数转换器能为系统应用提供通用目 的的高精度的模拟接口，下图是XADC模块的框图： XADC模块支持不同的操作模式，如外步触发同步采样模式；可接受不同类型的模拟输入信号，如单端或差分信号；最多能接受 17 路外部的模拟输入信号。 XADC模块也包括一定数量的片上传感器用来测量片上的供电电压和芯片温度，

这些测量转换数据存储在一个叫状态寄存器（status registers）的专用寄存器内，可由FPGA内部叫动态配置端口（Dynamic Reconfiguration Port (DRP)）的16 位的同步读写端口访问。ADC转换数据也可以由JTAG TAP访问，这种情况 下 并不需要去直接例化 XADC模块，因为这是一个已经存在于 FPGAJTAG结构的专用接口，此时因为没有在设计中直接例化XADC模块， XADC模块就工作在一种预先定义好的模式叫缺省模式，缺省模式下 XADC模块专用于监视芯片上的供电电压和芯片温度。 XADC模块的操作模式是由用户通过 DRP或 JTAG接口写控制寄存器来选择的，控制寄存器的初始值有可能在设计中例化 XADC模块时的块属性（ block attributes ）指定。 2.2 XADC 模块管脚需求 所有的 XADC模块专用管脚都位于bank0,所以都加有_0的后缀。下图表示了XADC的基本输入输出需求： 这有两种推荐配置：图中左边 XADC由 Vccaux(1.8V) 供电，并且用一个外部的 1.25V 参考源。用外部参考源在精度和热飘移方面可以获得更好的性能，一个磁珠用隔离模拟地和数字地，这可避免较常用的模拟和数字电路共地而把噪 声带入模拟电路的缺点；图中右边XADC是用片内的参考源，这时VREFP脚必须按图中所示连接到地。