锁相环发展现状

1．1 锁相环的发展及国内外研究现状

锁相环(PLL-Phase Locked L00P)是自动频率控制和自动相位控制技术的融合。人们对锁相环的最早研究始于20世纪30年代，其在数学理论方面的原理，30年代无线电技术发展的初期就己出现。1930年建立了同步控制理论的基础，1932年法国工程师贝尔赛什(Bellescize)发表了锁相环路的数学描述和同步检波论，第一次公开发表了对锁相环路的数学描述【1】。锁相技术首先被用在同步接收中，为同步检波提供一个与输入信号载波同频的本地参考信号，同步检波能够在低信噪比条件下工作，且没有大信号检波时导致失真的缺点，因而受到人们的关注，但由于电路构成复杂以及成本高等原因，当时没有获得广泛应用。

到了1943年锁相环路第一次应用于黑白电视接收机水平同步电路中，它可以抑制外部噪声对同步信号的干扰，从而避免了由于噪声干扰引起的扫描随机触发使画面抖动的象，使荧光屏上的电视图像稳定清。随后，在彩色电视接收机中锁相电路用来同步彩色脉冲串。从此，锁相环路开始得到了应用，迅速发展。

五十年代，随着空间技术的发展，由杰费(Jaffe)和里希廷(Rechtin)研制成功利用锁相环路作为导弹信标的跟踪滤波器，他们第一次发表了含有噪声效应的锁相环路线性理论析文章，并解决了锁相环路最佳设计化问题【2】。空间技术的发展促进了人们对锁相环路及其理论的进一步探讨，极大地推动了锁相技术的发展。

六十年代初，维特比(Viterbi)研究了无噪声锁相环路的非线性理论问题，发表了相干通信原理的论文。最初的锁相环都是利用分立元件搭建的，由于技术和成本方面的原因，所以当时只是用于航天、航空等军事和精密测量等领域。集成电路技术出现后，直到1965年左右，随着半导体技术的发展，第一块锁相环芯片出现之后【3】，锁相环才作为一个低成本的多功能组件开始大量应用各种领域。最初的锁相环是纯模拟的(APLL)，所有的模块都由模拟电路组成，它大多由四象限模拟乘法器来构建环路中的鉴相器，环路滤波器为低通滤波器(由电阻R电容C组成)，压控振荡器的结构多种多样。由于APLL在稳定工作时，各模块都可以认为是线性工作的，所以也称为线性锁相环LPLL(Linear Phase．hckedbop)。APLL对正弦特性信号的相位跟踪非常好，它的环路特性主要由鉴相器的特性决

定。其主要用于对信号的调制。

70年代，林特赛(Undsy)和查理斯(Chanes)在做了大量实验的基础上进行了有噪声的一阶、二阶及高阶PLL的非线性理论分析。随着人们对锁相技术的理论和应用进行的深入广泛的研究，伴随着数字电路的发展，鉴相器部分开始由数字电路代替，其它部分仍为模拟电路，这种锁相环就是最初的数字锁相环(DPLL)，准确的名称为数模混合锁相环(Mixed-single PLL)。随着数模混合锁相环技术和理的不断发展和完善，其成为了锁相环的主流。

现在随着通信行中对低成本、低功耗、大带宽、高数据传输速率的需求，集成电路不断朝着高集成度、低功耗的方向发展【4】。低功耗、高工作频率、低电压的锁相环设计中，主要的挑战是设计合适的压控振荡器和高频率的分频器，针对这方面的研究，设计师们不断提出不同的技术，如压控振荡器和分频器由原来的串接改为堆叠结构、DH-PL L结构等，随着设计人员的不断努力，锁相坏的性能不断提高，现在已经有工作频率达50GHz的锁相环，同时也在通信和航空航天等领域中发挥着越来越重要的作要。

国外自第一个锁相环集成产品问世以来，几十年问发展极为迅速，产品种类繁多，工艺日新月异。目前，除某些特殊用途的锁相环路外，几乎全部集成了，已生产出数百个品种。现在，锁相技术己经成为一门系统的理论科学，它在通信、雷达、航天、精密测量、计算机、红外、激光、原子能、立体声、马达控制以及图像等技术部门获得了广泛的应用。

美国国家半导体（Nation Semi Conducto r）于2003年6月宣布推出的LMx243x 系列锁相环芯片，其操作频率高达3GHz以上，适用于无线局域网、5.8GHz室内无绳电话、移动电话及基站等应用方案。低功耗、超低的相位噪声(正常化相位噪音可达到—219dBcmz)使其突显优势。

国内的浩凯微电子(上海)有限公司于2007年底研发出具有完全自主知识产权的高性能时钟锁相环IP系列产品，目前该系列产品已经过MPW硅验证。该锁相环系列采用全新的结构，独特的电荷泵和差分VCO的设计，可以抑制电源和衬底噪声对VCO的影响以确保PLL有非常低的噪声，差分VCO的独特设计可以输出时钟维持50％占空比且与VCO同频，由于不需要倍频振荡，VCO本身的功耗可降为常规设计的四分之一，有效降低了功耗。相比国外而言，我国国内

的IC设计水平相对比较落后，模拟设计环节更是薄弱，PLL的技术几乎被国外垄断，国内很少有企业掌握高性能PLL核心技术，产品更是少。CPPLL作为应用最广泛的一种锁相环，虽然它的理论己经比较成熟，但是它的设计与实现涉及到信号与系统、集成电子学、版图、半导体工艺和测试等方面，难度比较大。

锁相环设计

锁相环测量简述 一、锁相环路的基本工作原理 锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。其组成方框图如下所示。 锁相环路的基本方框图 锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。 如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。 环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。 二、环路部件的测量 I.鉴相器特性的测量 鉴相器的主要性能可用鉴相特性曲线和鉴相灵敏度来表示。 鉴相特性曲线是表示鉴相器的输出电压Vd与两个输入比相信号之间相位差θe的关系曲线，其测量方法如右图所示，在测量精度要求不高的情况下，可用双踪示波器来代替相位计。

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

全数字锁相环毕业设计终稿

安徽大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011年9月 导师姓名：吴秀龙职称/学位：教授/博士 导师所在单位：安徽大学电子信息工程学院 完成时间：2015 年5月

全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

PLL(锁相环)电路原理及设计 [收藏]

PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计 在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。 一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要 图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。 此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。 只要是基准频率的整数倍，便可以得到各种频率的输出。 从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。 在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。

数字锁相环介绍

数字锁相环介绍

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数字锁相环试验讲义 一、锁相环的分类 模拟、数字如何定义？何谓数字锁相环。是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？ 二、数字锁相环的实际应用 欲成其事，先明其义。 现代数字系统设计中，锁相环有什么样的作用。 1）在ASIC设计中的应用。 主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。 例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2）在信号源产生方面的应用 例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。 3）无线通信领域的实际应用 例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。 广义的数字锁相环包括扩频通信中的码跟踪。 三、数字锁相环的基本原理 一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。 四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。 在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。 下面的框图是一个实用的数字锁相环的实现框图。

锁相环电路设计

锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的 输入信号与部的振荡信号同步，利用锁相环 路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：

全数字锁相环的设计

全数字锁相环的设计 锁相环()技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环()与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究，必然会在其中得到更为广泛的应用。 这里介绍一种采用硬件描述语言设计的方案。 结构及工作原理 一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率，一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门()鉴相器和边沿控制鉴相器()，本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ，并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时，为一占空比的方波，此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。

图异或门鉴相器在环路锁定及极限相位差下的波形 变模可逆计数器 变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号给脉冲加减电路；当为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。 图脉冲加减电路工作波形 除计数器

锁相环的基本原理和模型

1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器

锁相环电路

手机射频部分的关键电路----锁相环电路 锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。 目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。 锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。 鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部 进行相位比较，输出误差电压。 低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。 压控振荡器：产生手机所要的某一高频频率。 （注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。 当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分 频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率

全数字锁相环的设计

全数字锁相环的设计 锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，DPLL必然会在其中得到更为广泛的应用。 这里介绍一种采用VERILOG硬件描述语言设计DPLL的方案。 DPLL结构及工作原理 一阶DPLL的基本结构如图1所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图1 数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout，并输出误差信号Se作为K变模可逆计数器的计数方向信号。环路锁定时，Se为一占空比50%的方波，此时的绝对相为差为90°。因此异或门鉴相器相位差极限为±90°。异或门鉴相器工作波形如图2所示。

图2 异或门鉴相器在环路锁定及极限相位差下的波形 K变模可逆计数器 K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。K变模可逆计数器根据相差信号Se来进行加减运算。当Se 为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图3所示。 图3 脉冲加减电路工作波形 除N计数器

数字锁相环MATLAB代码

奈奎斯特型全数字锁相环（NR-DPLL） 注：本文截取于通信原理课程综合设计，载波提取部分中的锁相环解调部分中的基础锁相环。MATLAB编程仿真实现，想要simulink实现的同学要失望啦。代码在本文末，抱歉未加注释。理解本文需要的知识：信号与系统，数字信号处理，同步技术。

2.7载波的同步提取 提取载波信息可用锁相环进行跟踪载波或调制信息。本文采用奈奎斯特型全数字锁相环（NR-DPLL ）对接收信号进行载波同步提取，并用于相干解调。 2.7.1 NR-DPLL 结构介绍 数字锁相环的基本组成如下 图2-6 数字锁相环的组成 NR-DPLL 是基于奈奎斯特采样鉴相器、数字环路滤波器、数字控制振荡器的一种数字锁相环。下面分别对各部分作简要介绍。 2.7.2 奈奎斯特采样鉴相器 奈奎斯特采样鉴相器的组成框图如图2-7所示。 图2-7 奈奎斯特采样鉴相器的组成框图 为了表述方便，设数字控制振荡器（NCO ）输出的本振数字信号为 0002()cos(())k k k u t U t t ωθ=+ (2.7-1) 输入信号 101()sin(())i u t U t t ωθ=+ (2.7-2)

其中 100()(),i i o t t t θωθωωω=?+?=- 输入信号经A/D 采样后，第k 个采样时刻采样量化后的数字信号为 01()sin(())i k i k k u t U t t ωθ=+ (2.7-3) 对输入信号进行A/D 变换的采样速率由带通信号奈奎斯特采样定理确定，但为防止信号频谱混叠并保证信号相位信息的有效抽取，采样速率一般选取前置带通滤波器的两倍带宽以上。 令()(),()()i k i o k o u t u k u t u k ==，即()i u k 和()o u k 相乘后，经低通滤波得到的数字误差信号 ()sin ()d d e u k U k θ= (2.7-4) 式中 12()()()e k k k θθθ=- (2.7-5) 2.7.3 数字环路滤波器 数字环路滤波器与模拟环路中环路滤波器的作用是一样的，都是为了抑制高频分量及噪声，且滤波器的参数直接影响环路的性能。在实际应用中一阶数字环路滤波器的实现形式如图2-8所示。 图2-8 一阶数字环路滤波器的实现形式 其Z 域传递函数： 2 11 ()z ()1c d u k G F G u k z -=+-（）= (2.7-6) 按照图2-8中所实现的数字滤波器，其频率特性与理想积分滤波器的频率特性一致；两种滤波器参数之间也有着一定的对应关系。 对理想积分滤波器的传递

锁相环应用电路仿真

高频电子线路实训报告锁相环路仿真设计 专业 学生姓名 学号 2015 年 6 月24日

锁相环应用电路仿真 锁相环是一种自动相位控制系统，广泛应用于通信、雷达、导航以及各种测量仪器中。锁相环及其应用电路是“通信电子电路”课程教学中的重点容，但比较抽象，还涉及到新的概念和复杂的数学分析。因此无论是教师授课还是学生理解都比较困难。为此，我们将基于Multisim的锁相环应用仿真电路引入课堂教学和课后实验。实践证明，这些仿真电路可以帮助学生对相关容的理解，并为进行系统设计工作打下良好的基础。锁相环的应用电路很多，这里介绍锁相环调频、鉴频及锁相接收机的Multisim仿真电路。 1.锁相环的仿真模型 首先在Multisim软件中构造锁相环的仿真模型(图1)。基本的锁相环由鉴相器(PD)、环路滤波器(I P)和压控振荡器(VCO)三个部分组成。图中，鉴相器由模拟乘法器A 实现，压控振荡器为V3，环路滤波器由R1、C1构成。环路滤波器的输出通过R2、R3串联分压后加到 压控振荡器的输入端，直流电源V2用来调整压控振荡器的中心频率。仿真模型中，增加R2、R3及的目的就是为了便于调整压控振荡器的中心频率。 图1 锁相环的仿真模型 2.锁相接收机的仿真电路 直接调频电路的振荡器中心频率稳定度较低，而采用晶体振荡器的调频电路，其调频围又太窄。采用锁相环的调频器可以解决这个矛盾。其结构原理如图2所示。

图2 锁相环调频电路的原理框图 实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外，也就是说，锁相环路只对慢变化的频率偏移有响应，使压控振荡器的中心频率锁定在稳定度很高的晶振频率上。而随着输人调制信号的变化，振荡频率可以发生很大偏移。 图3 锁相环调频的仿真电路 根据图2建立的仿真电路如图3所示。图中，设置压控振荡器V1在控制电压为0时，输出频率为0；控制电压为5V时，输出频率为50kHz。这样，实际上就选定了压控振荡器的中心频率为25kHz，为此设定直流电压V3为2.5V。调制电压V4通过电阻Rs接到VCO的输人端，R实际上是作为调制信号源V4的阻，这样可以保证加到VCO输人端的电压是低通滤波器的输出电压和调制电压之和，从而满足了原理图的要求。本电路中，相加功能也可以通过一个加法器来完成，但电路要变得相对复杂一些。 VCO输出波形和输人调制电压的关系如图4所示。由图可见，输出信号频率随着输人信号的变化而变化，从而实现了调频功能。

基于FPGA的数字锁相环的设计

目录 第一章绪论..................................... 错误！未定义书签。 1.1锁相环技术的发展及研究现状................................................ 错误！未定义书签。 1.2课题研究意义 ........................................................................... 错误！未定义书签。 1.3本课题的设计内容.................................................................... 错误！未定义书签。第二章 FPGA的设计基础............................ 错误！未定义书签。 2.1硬件设计语言－Verilog HDL.................................................. 错误！未定义书签。 2.2 FPGA的设计流程 ...................................................................... 错误！未定义书签。第三章锁相环的原理. (2) 3.1全数字锁相环基本结构 (3) 3.2全数字锁相环的工作原理 (4) 第四章数字锁相环的设计 (5) 4.1基于FPGA的数字锁相环总体设计方案 (5) 4.2数字鉴相器的设计 (6) 4.3 K变模可逆计数器的设计 (7) 4.4脉冲加减器的设计 (10) 4.5 N分频器的设计 (12) 第五章实验仿真与调试 (14) 5.1数字锁相环的仿真 (14) 5.2数字锁相环的系统实验 (15) 结束语 (19) 参考文献 (20) 附录 (21)

完整版锁相环工作原理.doc

基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射 信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式 输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产 生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率

通信原理数字锁相环实验

通信原理实验报告三数字锁相环实验

实验3数字锁相环实验 一、实验原理和电路说明 在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。 同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。 图2.2.1 数字锁相环的结构 数字锁相环的结构如图所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA内部实现，其工作过程如图所示。

T1时刻T2时刻T3时刻T4时刻 图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征 在图，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。 在图中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。 在该模块中，各测试点定义如下： 1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz） 2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz） 3、TPMZ03：外部输入时钟÷4分频后信号（16KHz） 4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz） 5、TPMZ05：数字锁相环调整信号

基于Matlab的数字锁相环的仿真设计

基于Matlab的数字锁相环的仿真设计 摘要：锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域，并且，现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性，用SPICE对锁相环进行仿真，数据量大，仿真时间长，而且需进行多次仿真以提取设计参数，设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性，在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点，通过锁相环在频率合成方面的应用，先对模拟锁相环进行了仿真，对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上，重新利用仿真模块搭建了全数字锁相环的仿真模型，通过仿真达到了设计的目的，验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。 关键词：锁相环，压控振荡器，锁定，Simulink，频率合成，仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论，首次公开发表了对锁相环路的描述。到1947年，锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代，随着集成电路技术的发展，逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用，其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展，相应出现了各种数字锁相环，它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用，特别是在系统建模与仿真方面，Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory（矩阵实验室）的缩写。1980年，时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时，为使学生从繁重的数值计算中解放出来，用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB，这便是MATLAB的雏形。经过几年的校际流

数字锁相环研究

数字锁相环研究 刘飞雪 摘要：全数字锁相环路，所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。同步是通信系统中的一个重要实际问题。在数字通信系统中，位同步（又称码元同步）提取是更为重要的一个环节。因为确定了每一个码元的起始时刻，便可以对数字信息做出正确判决。利用全数字锁相环（DPLL）便可以直接从所接收的数字信号中提取位同步信号。用来实现位时钟同步提取的主要是超前—滞后型数字锁相环(LL-DPLL)。本文通过对全数字锁相环的种类及其相应实现功能的研究，确定了对位同步全数字锁相环路的设计方案，设计位同步全数字锁相环各个模块，本文中设计了3个模块，其中第2块包含2个小模块，第3块又包含3 个小模块，用Verilog HDL硬件描述语言对系统中的每个模块进行描述、仿真，然后将三个模块连接成反馈环路系统，使用仿真工具QuartusⅡ6.0进行编译、仿真，调试输出正确波形，最后分析电路性能。 关键词：全数字锁相环路，位同步数字锁相环路，超前-滞后型数字锁相环，数字鉴相器，数字滤波器，数控振荡器 Abstract All Digital Phase-Locked Loop is called because every module is digital. The loop contains these modules such as Digital Phase Discriminator (DPD), Digital Loop Frequency (DLF), Digital Control Oscillator (DCO). The synchronization is the key part of application in communication systems. In the field of digital communication systems, pick-up bit synchronization (also called code synchronization) is a more important part., because the definition of originate time of every code could make correct judgement. The usage of Digital Phase-Locked Loop (DPLL) could pick-up bit synchronous signal from digital signal directly. We use Lead-Lag Digital Phase-Locked Loop (LL-DPLL) to realize bit synchronous clock. This paper first introduced DPLL kinds and function. Then it designed the theory and every modules of DPLL. This paper designed three modules. In it, the second contained 2 modules and the third contained 3 modules. Using Verilog HDL to describe and simulate every module of the system, then connecting these modules to realize the system and using simulator named QuartusⅡ6.0 to compile and simulate correct wave. Key word: DPLL, bit synchronous DPLL, LL-DPLL，DPD, DLF, DCO 第一章绪论 1.1 全数字锁相环的背景及发展状况 锁相环路已经在模拟和数字通信及无线电电子学的各个领域得到了极为广泛的应用。伴随着大规模、超高速数字集成电路的发展及计算机的普遍应用，在传统的模拟锁相环路（APLL）应用领域中，一部分已经被数字锁相环路（DPLL）所取代。从六十年代起，人们就开始对数字锁相环路研究。起初，只是把模拟锁相环路中的部分部件数字化。比如，引进数控振荡器(DCO)代替模拟锁相环路中的压控振荡器(VCO)。这样做的优点是能在不牺牲压控振荡器频率稳定度的情况下，加大频率牵引的范围。从而提高整个环路的工作稳定性和可靠性。另外，用数字集成电路制作的鉴相器非常广泛的被应用在模拟锁相环路中，使环路性能大大提高。 此后，出现了全数字化锁相环。所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。目前，全数字锁相环路的研究日趋成熟，无论在理论研究还是在硬件实现方面，国内外均有大量的文献报道。并已经制成全数字化锁相环路FSK信号解调器、PSK信号解调器、位时钟提取器以及同步载波提取器等。国外已有单片全数字化锁相环路商品。全数字化锁相环路的共同特点是： 它们都具有一切数字系统所特有的显著优点，即电路完全数字化，使用逻辑门电路和触发器电路。因此，