异步十进制加法计数器

5.16 虚拟实验16：异步十进制加法计数器

一、实验目的

1. 熟悉异步十进制加法计数器的工作原理及逻辑功能的测试方法。

2. 学会中规模集成电路的使用方法。

3. 掌握显示器件的使用方法。

二、实验原理

计数是一种最简单、最基本的运算，在各种数字系统中，往往需要对脉冲进行计数、分频，实现测量、运算、控制等各项功能。

计数器品种繁多，按触发器翻转情况不同可分为同步计数器和异步计数器；按计数过程中，计数器中数的增、减情况不同可分为递增（加法）、递减（减法）和可逆计数器；按计数器的进制不同又可分为二进制计数器、十进制计数器、二一十进制计数器及N进制计数器；此外还有特殊形式的寄存器型计数器等。

由若干个单元触发器，如边沿JK触发器、D触发器等可以组成任意进制的同步或异步计数器。在同步十进制计数器中，计数脉冲同时驱动各级触发器的时钟，使各级触发器同时动作，因而工作速度较快；在异步计数器中，由于各级触发器时钟不同，因而触发器工作有先有后，电路工作速度较慢。

目前中规模集成计数器品种很多，应用十分方便。除特殊需要外，已不必要用单元触发器自行设计计数器了。利用反馈复位法和已有的二进制计数器产品，便可以方便地构成任意进制的计数器。特别是利用可编进制计数器甚至不需要外加复位电路就能十分方便地构成N进制计数器。

在本次实验中选用的数字集成电路74290（T4290）是异步二—五—十进制计数器，它的外部引线排列如图5.16.1所示。

图5.16.1 异步二-五-十进制

计数器T4290外部引线排列图

其中，CLKA′和CLKB′是时钟脉冲CP0、CP1输入端；RO（1）、RO（2）是异步置0端；R9（1）、R9（2）为置9端S9（1）和S9（2）；输出端QA、QB、QC、QD即Q0、Q1、Q2、Q3端。当将Q0和

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CP1相连，T4290是一个十进制计数器，如果Q0和CP1不连接，且以CP1作为计数脉冲输入端，则Q1、Q2、Q3就组成一个五进制计数器。Q0和Q3端脉冲信号的频率之比为5:1，而CP0和Q0端输出脉冲频率之比为2:1。因此，又把T4290称做二—五—十进制异步计数器。

三、实验内容、方法与步骤

1. 创建异步十进制计数器实验电路

（1）进入EWB5.0C用户操作界面。

（2）按图5.16.2所示电路从EWB5.0C元器件库、仪器仪表库选取相应器件和仪器，连接电路。

◆单击数字集成电路库图标，拽出742××电路图形，在其器件列表中点选74290并设置标识“异步十进制计数器T4290”。

◆单击虚拟仪器库图标，拽出逻辑信号分析仪，用来实时观察输入、输出和时钟脉冲波形以便对电路作逻辑功能分析。

◆单击信号源（电源）库图标，选取V CC直流电源，作为T4290的电源。拽取时钟脉冲源作为CP信号。

◆单击基本元器件库图标，分别拽出连接点及开关SW1、SW2。

◆单击指示器件库图标，拽出彩色指示探头四个及一只译码数码管，并分别加上标识 “Q3”、“Q2”、“Q1”、“Q0”和“译码数码管”。

◆参照图5.16.2连接EWB电路。

（3）给电路中的全部元器件参照图5.16.2进行标识和设置。

图5.16.2 异步十进制加法计数器实验电路图

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电路图中的译码数码管，它显示的是十进制数。

电路图右边的是逻辑分析仪，双击它可以看到各个输出端的电压波形，如图5.16.3所示。

2. 异步十进制加法计数器功能测试

（1）清零功能测试

单击工具栏右边“O/I ”仿真启动按钮，运行电路。

双击电路图中的逻辑分析仪标志图形，打开其面板。实时观测逻辑分析仪显示框内的波形。 按动键盘S 键，使开关SW1的刀投向“1”端（电源高电位），即使R O （1）= R O （2）= 1，观察计数器各输出端波形及译码数码管显示的数值，是否为“0”，否则应检查电路连接状况并排除故障。

再次按动键盘S 键，使开关“S”的刀投向地端，即使R O （1） = 0，电路开始计数。

按动键盘K 键，使开关SW2的刀投向“1”端（电源高电位），即使S 9（1）= S 9（2）= 9，观察计数器各输出端波形及译码数码管显示的数值，是否为“9”，否则应检查电路连接状况并排除故障。

（2）计数功能测试

观测逻辑分析仪显示框内的计数器各输出端波形、译码数码管显示的计数数值和接在各输出端上的彩色指示探头发光状况。

按表5.16.1的要求进行填写，并画出四位同步二进制加法计数器时序图。

四、注意事项

1. 认真检查连接的电路、参数的设置，无误后再做仿真运行。

2. 清零与置9的功能是在控制开关SW1、SW2掷向高电平时有效。

Q 1Q 3Q

2Q

图5.16.3 逻辑分析仪参数设置面板及波形显示框

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3. 为了便于观测，时钟频率不宜设置过高，图5.16.3中的波形是在CP为1Hz、逻辑分析仪的频率也为1Hz的情况下测得。

五、实验报告

1. 实验名称、目的、内容和实验电路。

2. 将测试结果填入表5.16.1内，画出异步十进制加法计数器时序图。

表5.16.1 异步十进制加法计数器

计数状况表

二进制

十进制

CP

Q3Q2Q1Q0

1

2

3

4

5

6

7

8

9

六、讨论与思考

如何创建带有进位的EWB异步十进制加法计数器电路，应注意那些问题。

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汇编语言实现十进制加减计算器

课程设计 题目十进制数加减计算器学院计算机科学与技术 专业计算机科学与技术 班级计算机0808班 姓名何爽 指导教师袁小玲 2010 年12 月31 日

课程设计任务书 学生姓名：何爽专业班级：计算机0808班 指导教师：袁小玲工作单位：计算机科学与技术学院 题目: 十进制数加减计算器的设计 初始条件： 理论：学完“汇编语言程序设计”、“课程计算机概论”、“高级语言程序设计”和“数字逻辑”。 实践：计算机学院科学系实验中心提供计算机和软件平台。如果自己有计算机可以在其上进行设计。 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） （1）十进制数加减计算器的设计。 （2）程序应有操作提示、输入和输出，界面追求友好，最好是菜单式的界面。 （3）设计若干用例（测试数据），上机测试程序并分析（评价）所设计的程序。 （4）设计报告格式按附件要求书写。课程设计报告书正文的内容应包括： 在正文第一行写课程设计题目； 1.需求说明（要求、功能简述）或问题描述； 2.设计说明（简要的分析与概要设计）； 3.详细的算法描述； 4.源程序与执行结果（含测试方法和测试结果）； 5.使用说明； 6.总结，包括设计心得（设计的特点、不足、收获与体会）和展望（该 程序进一步改进扩展的设想）。 时间安排： 设计时间一周：周1：查阅相关资料。 周2：系统分析,设计。 周3~4：编程并上机调试。 周5：撰写课程设计报告。 设计验收安排：20周星期五8:00起到计算机学院科学系实验中心进行上机验收。 设计报告书收取时间：20周的星期五下午5:00之前。 指导教师签名： 2010年12月31日 系主任（或责任教师）签名： 2010年12月31日

同步二进制加法计数器

同步二进制加法计数器 F0302011 5030209303 刘冉 计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点： 在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。 （2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。 同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。 异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。 加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。 二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。 异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。 下图为三位二进制加法计数器的电路图。 图1 三位二进制计数器 图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。 该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能 解：

十进制加法计数器EDA大作业

百度文库- 让每个人平等地提升自我EDA技术实践报告 十进制加法计数器 姓名：王浩 学号： 9 专业：电气自动化 班级： 12级自动化二班日期：

目录 第1章前言 (1) 摘要 (1) 第2章设计说明 (2) 设计思路 (2) 模块介绍 (2) 真值表 (3) 第3章原理图 (5) 第4章波形仿真图 (10) 第5章管脚锁定及连线 (11) 第6章总结 (13)

第一章前言 本次课程设计介绍了一种基于数字电子技术的十进制加法器实现了如下功能： 1.用四个数码管显示加数与被加数和结果 2.设置加数和被加数。当加数和被加数超过9时显示“E”，计算结果显示为“EE” 3.分别用四个拨码开关控制加数与被加数 4.当加数、被加数超过9时，蜂鸣器报警5秒 EDA技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为实验工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化建、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。 利用EDA技术进行电子系统的设计，具有以下几个特点：1.用软件的方式设计硬件；2.用软件方式设计的系统到硬件系统的转换是由有关的开发软件自当完成的；3.设计过程中可用有关软件进行仿真；4.系统可现场编程，在线升级；5.整个系统可集成在一个芯片上，体积小，功能低，可靠性高。因此，EDA技术是现代电子设计的发展趋势。 摘要 此次设计是十进制加法器，用74238进行加法部分，根据BCD码加法运算规则，当俩数相加的结果小于或等于9时，相加结果与二进制数相加结果一致，当相加结果大于9时，相当于按二进制数相加所得的结果再加6. 当加数或被加数超过九时，数码管显示E，结果显示EE。蜂鸣器报警5秒钟。 关键字：十进制加法器，数码管显示，蜂鸣器报警

十进制4位加法计数器设计

洛阳理工学院 十 进 制 4 位 加 法 计 数 器 系别：电气工程与自动化系 姓名：李奇杰学号：B10041016

十进制4位加法计数器设计 设计要求： 设计一个十进制4位加法计数器设计 设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现 设计原理 通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计 设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is

port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路： 与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;

异步计数器实验报告

异步计数器实验报告 篇一：设计一个异步四位二进制计数器实验报告捞金版/广西大学实验报告纸 ___________________________________________________ __________________ 姓名：曾宪金 0802100513电气工程学院电气自动化类专业 085班 XX年12月18日 实验内容___________________________________指导老师宋春宁【实验名称】 设计一个异步四位二进制可逆计数器 【实验目的】 学习用集成触发器构成计数器的方法。 【设计任务】 用D触发器（74LS74）设计一个异步四位二进制可逆计数器。要求使用的集成电路芯片种类不超过3种。（提供器件：74LS74、CC4030） 【实验用仪器、仪表】 数字电路实验箱、万用表、74LS74、CC4030等。 【设计过程】 用四个D触发器串接起来可以构成四位二进制加法计数器（每个D触发器连接为T'触发器）。计数器的每级按逢二

进一的计数规律，由低位向高位进位，可以对输入的一串脉冲进行计数，并以16为一个计数值环。其累计的脉冲数等于2n（n为计数的位数）。减法计数器的计数原理与加法计数器的计数原理相反。 1. 根据题意列出状态表，如表1。 令A=0时，计数器为加法计数器；A=1时，计数器为减法计数器。 2. 根据状态表画卡诺图确定各触发器的时钟信号方程： CP 3 CP n 由卡诺图化简可得各触发器的时钟信号方程为： CP3?AQn2?AQn2?A?Qn2CPn2?AQ1?AQn1?A?Qn1 CP?AQn0?AQn0?A?Qn10CP0为输入脉冲信号。 各触发器的输出信号为： Q3、Q2、Q1、Q0 各触发器的激励方程为： Qn?1n0?D0?Q0 Qn?11?D1?Qn1 Qn?12?D2?Qn2 Qn?13?Dn3?Q3； 各触发器的状态方程为： Q3n?1?D3CP3?Q3nCP3?Q3nCP3?Q3nCP3

verilog HDL十进制加减法计数器报告

十进制加减法计数器 1.实验要求 （1）在Modelsim环境中编写十进制加减法计数器程序； （2）编译无误后编写配套的测试程序； （3）仿真后添加信号，观察输出结果。 2.设计程序如下 module decade_counter #(parameter SIZE=4) (input clock,load_n,clear_n,updown, input [SIZE-1:0]load_data, output reg [SIZE-1:0]q ); always @(negedge load_n,negedge clear_n,posedge clock) if (!load_n) q<=load_data; else if (!clear_n) q<=0; else //clock??? if(updown) q<=(q+1)%10; else begin if(q==0) q<=9; else q<=q-1; end endmodule 3.测试程序如下 `timescale 1ns/1ns module test_decade_counte; reg clock,load_n,clear_n,updown; reg [3:0]load_data; wire [3:0]q; decade_counter T1(clock,load_n,clear_n,updown,load_data,q); initial begin clock=0;clear_n=0;

#30 clear_n=1;load_n=0;load_data=7; #30 load_n=1;updown=0; #300 updown=1; #300 updown=0; #300 updown=1; #300 $stop; end always #10 clock=~clock; always @(q) $display("At time%t,q=%d",$time,q); endmodule 4．波形如下 5.测试结果如下 # At time 0,q= 0 # At time 30,q= 7 # At time 70,q= 6 # At time 90,q= 5 # At time 110,q= 4 # At time 130,q= 3 # At time 150,q= 2 # At time 170,q= 1 # At time 190,q= 0 # At time 210,q= 9 # At time 230,q= 8 # At time 250,q= 7 # At time 270,q= 6 # At time 290,q= 5 # At time 310,q= 4 # At time 330,q= 3

实验四 异步计数器及其应用

实验四异步计数器及其应用 2014.11.12 一、实验目的： 1、掌握计数器74LS90的逻辑功能和使用方法； 2、掌握用74LS90实现可变模数（M<10）计数器的方法； 3、掌握七段译码器和数码管的逻辑功能及其应用。 二、实验设备： 数字电路实验箱，数字双踪示波器，函数信号发生器，集成电路：74LS90 三、实验原理： 计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。74LS90是二-五-十进制异步计数器，外形为双列直插，引脚排列如图（1）所示，逻辑符号如图（2）所示，图中的NC表示此脚为空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。在74LS90计数器电路中，设有专用置“0”端R01，R02和置“9”端S91，S92。其中R01，R02为两个异步清零端，S91，S92为两个异步置9端，CP1,CP2为两个时钟输入端，Q0~Q3为计数输出端，74LS90的功能表见表（1），由此可知：当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；时钟从CP2引入，Q3输出为五进制；时钟从CP1引入，而Q0接CP2 ，即二进制的输出与五进制的输入相连，则Q3Q2Q1Q0输出为十进制（8421BCD码）；时钟从CP2引入，而Q3接CP1 ，即五进制的输出与二进制的输入相连，则Q0Q1Q2Q3输出为十进制（5421BCD码）。 补充内容：74LS90 74LS90：异步清零置数二-五-十进制异步计数器（下降沿计数） 四、实验内容： 1、用74LS90实现十进制计数； 2、用74LS90实现六进制计数； 3、用74LS90实现0、2、 4、6、8、1、3、 5、7、9循环显示。 五、实验结果。 1、用74LS90实现十进制；将74LS90连接成先2后5形式的十进制，则输出的即为循环的BCD码表示的0、1、 2、 3、 4、 5、 6、 7、 8、9.故电路连接如下图所示

实验十进制加减法计数器

实验1 十进制加减法计数器 实验地点：电子楼218 实验时间：2012年10月19日指导老师：黄秋萍、陈虞苏 实验要求：设计十进制加减法计数器，保留测试程序、设计程序、仿真结果 1.设计程序： module count(EN,CLK,DOUT,F,RST); input EN,CLK,F,RST; output [3:0]DOUT; reg [3:0]DOUT; always@(posedge CLK) begin :abc if(EN) if(!RST) if(F) begin :a DOUT=DOUT+1; if(DOUT==10) DOUT=0; end //END A else begin :b DOUT=DOUT-1; if(DOUT==15) DOUT=9; end else DOUT=0; else DOUT=DOUT; end endmodule 2.测试程序 `timescale 10ns/1ns module test_count; wire [3:0] DOUT; reg EN,F,RST,CLK; count M(EN,CLK,DOUT,F,RST); initial begin :ABC CLK=0; EN=0;

RST=1; F=1; #100 EN=1; #200 RST=0; #1500 F=0; #3000 $stop; end always #50 CLK=~CLK; initial $monitor("EN=%b,F=%b,RST=%b,DOUT%D",EN,F,RST,DOUT); endmodule 3.测试结果 # EN=0,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT 0 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=1,RST=0,DOUT 6 # EN=1,F=1,RST=0,DOUT 7 # EN=1,F=1,RST=0,DOUT 8 # EN=1,F=1,RST=0,DOUT 9 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 4 # EN=1,F=0,RST=0,DOUT 3 # EN=1,F=0,RST=0,DOUT 2 # EN=1,F=0,RST=0,DOUT 1 # EN=1,F=0,RST=0,DOUT 0 # EN=1,F=0,RST=0,DOUT 9 # EN=1,F=0,RST=0,DOUT 8 # EN=1,F=0,RST=0,DOUT 7 # EN=1,F=0,RST=0,DOUT 6 # EN=1,F=0,RST=0,DOUT 5

电子线路异步二进制计数器教案

异步二进制计数器 【教学目标】 1、知识目标： （1）理解异步二进制计数器的功能； （2）掌握异步二进制计数器的电路结构； （3）理解异步二进制计数器的工作原理。 2、能力目标： （1）提高实践动手能力； （2）提高思考问题、分析问题的能力。 3、情感目标：激发学习兴趣。 【教学重难点】 重点： （1）异步二进制计数器的功能； （2）异步二进制计数器的电路结构； 难点： （1）仪器使用、实践技能； （2）异步二进制计数器的工作原理。 【授课方式】 理实一体化 【教学过程】 【复习引入】 这节课我们来学习一种常见的时序逻辑电路，叫做计数器。计数器是怎样构成的，它能实现什么功能呢？今天我们通过做一个实验，让大家从实验中来发现和总结计数器的功能和工作原理。 做实验之前，我们首先来复习一下JK边沿触发器及其逻辑功能：

1、观察图中符号，CP 脉冲的有效触发边沿是它的什么边沿？ （下降沿） 2、置0端和置1端是什么电平或脉冲有效？ （低电平） 触发器正常工作时，置0端和置1端应给予高电平还是低电平？ （高电平） 3、TTL 数字集成电路输入端悬空可视为输入什么？ （高电平） 4、JK 触发器的逻辑功能？填入上表。特别注意当JK 输入都为1时，触发器实现的是什么功能？ 【新课】 一、实践准备： （一）实验器材： 异步二进制计数器实验电路板一块、EE1640C 函数信号发生器/计数器一台、YJ56-1双路稳压电源一台、万用表一架、导线、电烙铁及焊锡。 （二）认识电路板： 1、双JK 触发器集成电路74LS112的管脚排列： 2、请同学们对照管脚排列图理解元件接线图： J K Qn 功能 0 0 Qn 保持 1 1 n Q 翻转 0 1 0 置0 1 1 置1

十进制可逆加减计数器

时序电路逻辑设计 实验人：周铮班级：中法1202班学号：U201215676 一实验目的 1.掌握用SSI实现简单组合逻辑电路的方法。 2.掌握简单数字电路的安装与测试技术。 3.熟悉使用Verilog HDL描述组合逻辑电路的方法，以及EDA仿真技术。 二实验器件 计算机，可编程实验板 三实验内容 十进制加减可逆计数器设计 功能要求： 拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—...9—8—7—...0—1...的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—...9——0—1...的模十加计数结果；当SW0为LOW时，计数器实现模十减计数功能，即4个七段数码管上几乎同步显示9—8—7—...—1—0— (9) —8—7…的模十减计数结果。 四实验设计 1.原理设计 脉冲发生电路采用555定时器组成的多谐振荡器振荡产生周期为1s的矩形脉冲，从而为计数器提供触发信号。其中，可以通过R1，R2，C来控制充放电的时间。 加/减计数控制电路主要由74LS138构成。74LS138芯片是常用的3-8线译码器，常用在单片机和数字电路的译码电路中，74LS138的引脚排列及 真值表如图

计数单元电路主要由十进制计数器74LS192构成。74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列图如图 功能表如图 2.模拟仿真 用Verilog HDL语言设计二通道数据选择器实验程序如下： ①实验代码 module a( input clk,

10进制加法计数器课程设计

西北师范大学知行学院 数字电子实践论文 课题：74ls161组成的十进制加法计数器 （置数法） 班级：14电本 学号：14040101114 姓名：于能海

指导老师：崔用明 目录 第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (2) 1.3 设计内容及要求 (2) 第2章设计方案 (3) ....................................................................................................................... 错误！未定义书签。 2．1主要芯片功能介绍 (3) 2.2.1 四位二进制计数器74161介绍 (3) ............................................................................................................... 错误！未定义书签。 2.2 工作原理 (4) 第3章硬件设计 (4) 3.1 单元电路设计 (4) 3.2 总硬件电路图 (5) 第4章仿真与试验 (6) 4.1 仿真结果 (6) 4.2 调试中遇到的问题 (7) 第5章结论和体会 (8)

第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。 本十进制加法计数器是基于74161芯片而设计的， 该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 关键词：74ls161计数器 Introduction In the course of digital circuit technology, the counter memory function is the number of pulses, it is a digital system, the most widely used basic sequential logic components. The main role of the counter in the micro-computer system is to provide real-time clock for the CPU and I / O devices to achieve the timer interrupt, timing detection, scheduled scanning, the timing display timing control, or to count external events. General computer systems and computer application systems are equipped with a timer / counter circuit, it can as a counter action, but also as a timer, the basic working principle is "minus 1" count. Counter: CLK input pulse is a non-periodic event count pulses to zero when calculating unit, OUT outputs a pulse signal, to show the count is completed. The decimal addition counter is designed based on the 74161 chip, the low potential sensor senses when to rely on external signals, sensors in an object within the sensing range, otherwise it is a high potential. Within the sensing range of the sensor when an object is moved out of date, sensor potential from high to low and then high, appears on the edge. Counter is automatically incremented and displayed on a digital control. The decimal addition counters have two seven-segment LED. It can count from 0 to 99 objects, and easy to expand. The design concept of decimal addition counter is used to count on a factory assembly line products, automatic counting, convenient and simple. Keywords:74ls161counter

十进制加法计数器

在数字系统中，常需要对时钟脉冲的个数进行计数，以实现测量、运算和控制等功能。具有计数功能的电路，称为计数器。 计数器是一种非常典型、应用很广的时序电路，计数器不仅能统计输入时钟脉冲的个数，还能用于分频、定时、产生节拍脉冲等。计数器的类型很多，按计数器时钟脉冲引入方式和触发器翻转时序的异同，可分为同步计数器和异步计数器；按计数体制的异同，可分为二进制计数器、二—十进制计数器和任意进制计数器；按计数器中的变化规律的异同，可分为加法计数器、减法计数器和可逆计数器。 二进制加法计数器运用起来比较简洁方便，结构图和原理图也比其它进制的简单明了，但二进制表示一个数时，位数一般比较长。十进制是我们日常生活中经常用到的，不用转换，所以设计十进制加法计数器比设计二进制加法计数器应用广泛，加法器是以数据的累加过程，日常生活中，数据的累加普遍存在，有时候需要一种计数器对累加过程进行运算处理，所以设计十进制加法计数器应广大人们生活的需要，对我们的生活有一个积极地促进作用，解决了生活中许多问题，所以会设计十进制加法计数器使我们对数字电路的理论和实践知识的充分结合，也使我们对电子技术基础有了深刻的了解，而且增强了我们对电子技术基础产生了浓厚的兴趣，这次课程设计使我受益匪浅！

一、设计题目 (3) 二、设计目的 (3) 三、设计依据 (3) 四、设计内容 (3) 五、设计思路 (4) 六、设计方案 (7) 七、改进意见 (10) 八、设计总结 (11) 九、参考文献 (12)

一、设计题目 十进制加法计数器 二、设计目的 1.学习电子电路设计任务。 2.通过课程设计培养学生自学能力和分析问题、解决问题的能力。 3.通过设计使学生具有一定的计算能力、制图能力以及查阅手册、使用国家技术标准的能力和一定的文字表达能力。 三、设计依据 1.用JK触发器组成。 2.实现同步或异步加法计数。 四、设计内容 1.复习课本，收集查阅资料，选定设计方案； 2.绘制电气框图、电气原理图； 3.对主要元器件进行计算选择，列写元器件的规格及明细表； 4.设计总结及改进意见； 5.参考资料； 6.编写说明书。

加法计算器

十进制加法计算器设计报告 目录 1、摘要----------------------------------------------------------------------2 2、设计任务和要求--------------------------------------------------------2 3、单片机简要原理--------------------------------------------------------2 3.1 AT89C51的介绍------------------------------------------------3 3.2 单片机最小系统------------------------------------------------6 3.3 七段共阳极数码管---------------------------------------------7 4、硬件设计-----------------------------------------------------------------7 4.1 键盘电路的设计-------------------------------------------------8 4.2 显示电路的设计-----------------------------------------------9 5、软件设计------------------------------------------------------------10 5.1 系统设计------------------------------------------------------10 5.2 显示与按键设计---------------------------------------------12 6、系统调试.-------------------------------------------------------------13 6.1系统初始状态的调试------------------------------------------13 6.2键盘输入功能的调试-----------------------------------------14 6.3系统运算功能的调试------------------------------------------16 7、心得体会与总结---------------------------------------------------------16 参考文献---------------------------------------------------------------------17 附录1 系统硬件电路图--------------------------------------------------18 附录2 程序清单-----------------------------------------------------------19 -----------

同步计数器和异步计数器比较

一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是A。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到D进制计数器。 A.4 B.5 C.9 D.20 3．下列逻辑电路中为时序逻辑电路的是C。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为D的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存B位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6．五个D触发器构成环形计数器，其计数长度为A。 A.5 B.10 C.25 D.32 7．同步时序电路和异步时序电路比较，其差异在于后者B。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要B个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用B级触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500 13．某移位寄存器的时钟脉冲频率为100K H Z，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。

十进制加法计数器 (3)

EDA技术与VHDL实验报告 一实验题目：十进制加法计数器 二实验目的： 设计带有异步复位和同步时钟使能的十进制加法计数器。 三实验内容: 编写十进制加法计数器的VHDL实现程序；通过电路仿真和硬件验证，了解变量的使用方法，以及“（OTHERS=>X）”的使用方法。四实验原理： 十进制加法计数器的VHDL描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) V ARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位 ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿 IF EN = '1' THEN --检测是否允许计数（同步使能） IF CQI < 9 THEN CQI := CQI + 1; --允许计数检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号 ELSE COUT <= '0'; END IF; CQ<= CQI; --将计数值向端口输出END PROCESS; END behav;

十进制加法计数器xilinx抓图

[例5.6.1] 十进制计数器的VHDL描述（sw向上是0(on)；灯亮为0 ）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is PORT (cp,r:IN S TD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10; ARCHITECTURE Behavioral OF count10 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r='0' then count<="0000"; elsiF cp'EVENT AND cp='1' THEN if count="1001" THEN count <="0000"; ELSE count <= count +1; END IF; end if; END PROCESS; q<= count; end Behavioral; [例5.6.1] 十进制计数器的VHDL描述（sw向上是1；灯亮为1）library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is PORT (cp,r:IN S TD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10; ARCHITECTURE Behavioral OF count10 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r='1' then count<="0000"; elsiF cp'EVENT AND cp='1' THEN if count="1001" THEN count <="0000"; ELSE count <= count +1; END IF; end if; END PROCESS; q<=not count; end Behavioral;

异步十进制加法计数器

5.16 虚拟实验16：异步十进制加法计数器 一、实验目的 1. 熟悉异步十进制加法计数器的工作原理及逻辑功能的测试方法。 2. 学会中规模集成电路的使用方法。 3. 掌握显示器件的使用方法。 二、实验原理 计数是一种最简单、最基本的运算，在各种数字系统中，往往需要对脉冲进行计数、分频，实现测量、运算、控制等各项功能。 计数器品种繁多，按触发器翻转情况不同可分为同步计数器和异步计数器；按计数过程中，计数器中数的增、减情况不同可分为递增（加法）、递减（减法）和可逆计数器；按计数器的进制不同又可分为二进制计数器、十进制计数器、二一十进制计数器及N进制计数器；此外还有特殊形式的寄存器型计数器等。 由若干个单元触发器，如边沿JK触发器、D触发器等可以组成任意进制的同步或异步计数器。在同步十进制计数器中，计数脉冲同时驱动各级触发器的时钟，使各级触发器同时动作，因而工作速度较快；在异步计数器中，由于各级触发器时钟不同，因而触发器工作有先有后，电路工作速度较慢。 目前中规模集成计数器品种很多，应用十分方便。除特殊需要外，已不必要用单元触发器自行设计计数器了。利用反馈复位法和已有的二进制计数器产品，便可以方便地构成任意进制的计数器。特别是利用可编进制计数器甚至不需要外加复位电路就能十分方便地构成N进制计数器。 在本次实验中选用的数字集成电路74290（T4290）是异步二—五—十进制计数器，它的外部引线排列如图5.16.1所示。 图5.16.1 异步二-五-十进制 计数器T4290外部引线排列图 其中，CLKA′和CLKB′是时钟脉冲CP0、CP1输入端；RO（1）、RO（2）是异步置0端；R9（1）、R9（2）为置9端S9（1）和S9（2）；输出端QA、QB、QC、QD即Q0、Q1、Q2、Q3端。当将Q0和 - 148 -

十进制加法计数器

燕山大学 课程设计说明书 题目：十进制加法计数器 学院（系）：电气工程学院 年级专业： 学号： 学生姓名： 指导教师 教师职称：实验师实验师 燕山大学课程设计（论文）任务书 院（系）：电气工程学院基层教学单位：电子实验中心学号学生姓名专业（班级） 设计题目十进制加法器 设计技术参数●在数码管上显示加数、被加数和结果 ●设置加数和被加数。当加数和被加数超过9时显示“E”，计算结果显示为“EE” 设计要求●在4个数码管显示加数、被加数和结果 ●分别用4个拨码开关设置加数和被加数 ●当加数、被加数超过9时，蜂鸣器报警5秒

工作量●学会使用Max+PlusII软件和实验箱 ●独立完成电路设计，编程下载、连接电路和调试●参加答辩并书写任务书 工作计划1.了解EDA的基本知识，学习使用软件Max+PlusII，下发任务书，开始电 路设计； 2.学习使用实验箱，继续电路设计； 3.完成电路设计； 4.编程下载、连接电路、调试和验收； 5.答辩并书写任务书。 参考资料《数字电子技术基础》.阎石主编.高等教育出版社. 《EDA课程设计B指导书》. 指导教师签字基层教学单位主任签字金海龙 说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。 2013年 3 月 11 日 目录 第1章前言 (4) 第2章设计说明 (5) 2.1 设计思路 (5) 2.2 模块介绍 (5) 第3章总电路原理图 (10) 第4章波形仿真图及结果分析 (11) 第5章补充说明 (12) 5.1真值表 (12) 5.2管脚锁定及硬件连线.......................................& (13) 第6章心得体会 (15) 参考文献 (16) 第1章前言