闩锁效应
闩锁效应（latch up）
闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.
为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分 latch up的原理
我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,
下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）
理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。左边是npn，右边是pnp，
图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢？
比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。这样就形成回路，而且会循环下去，gate基本上就成了摆设，完全控制不了电子或电洞的走向，所以CMOS就失效了。
图4是一个公式，我也不知道是什么意思，反正2个β变小，latch up就不容易发生
。
图5是首位发现latch up的达人做出的解释：latch up是由于field inversion（反转电场），值得记住，但我不懂。
第二部分如何解决latch up？
大家只要记住一句话，电子和电洞，都是单纯的家伙，哪里容易去，他们就去哪里，就像他们本来想去看朋友，走到半路看到一个美女在对他们打招呼，于是就很自然的跑到美女那边去了，不去本来该去的地方。
所以，下面所有的解决方法，要么是阻止电子或电洞去看美女，或者找个更漂亮的美女吸引他们过去。
解决方法目前为止，我总结出7个，如下：
1.加大N＋，P＋距离，这是最容易想到的办法，虽然前面有美女，但是太远，所以还是
不去了。电子或电洞也是这样。
但是，这样的，必然会导致芯片的集成度下降，所以这是很傻的办法，没人用。
2.加深Isolation.就是在NMOS和PMOS之间加隔离，比如STI(0.25um以下)和Field
OX(0.35um以上)。但是，隔离深度总是有限的，电子或电洞总有办法绕过去。
3.SOI。Silicon on Insulator,在Si的表面加一层SiO2，使well或者N+无法直接与P-sub连
接，这样电子或电洞就到不了下面。
4.Retrograded well，倒阱，用高能离子注入将杂质打入阱底部，这种阱不像常规的阱表面
浓度最高，阱底部浓度最低，而是正相反，所以叫做倒阱。
这个概念极为重要！下面的浓度很大，那么电子或电洞到了基极以后，高浓深井可以有效的增加复合，就不想到集极去了，降低bipolar的放大系数，使没有backbias偏置的晶体管免于latch-up。
5.EPI wafer。这也是一个重要的概念，在heavy doped substrate上面，加上一层轻微掺杂
的EPI layer，这就是EPI wafer。当这层EPI layer够薄的时候，pnp的载流子就不想去npn了，而是跑到更舒服的heavy doped substrate，因为heavy doped底材的浓度比P－sub的掺杂浓度高多了。如图6很明显，EPI layer越薄越好，如图7，3um的EPI layer，trigger current（引发latch up的电流)最大,最不容易发生latch up但是不能太薄，不然底
材的离子就扩散到EPI layer里面，造成离子浓度改变。这是用EPI wafer的原因，EPI wafer缺点只有一个：贵！
6.Guard ring。在N＋和P＋的旁边加一个guard band，相当于保险，如图8。大家看图9，
应该会明白为什么Guard ring能防止latch up，与EPI是类似的道理。
7.Design rule。这个很简单，在design的时候，会规定P＋，N＋的距离，guard ring离P
＋，N＋的距离等等。
最后一个问题是，这么多解决方法，到底用哪一个？答案还是很简单，只要你有钱，能一起用就一起用。
latch up（闩锁反应）&n v8m r n p%p6?
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我们无可逃避，只能坚强应对。首先来看一下latch up时拍到的照片^M D$Z{4R
芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA7B Br^
红点部分就是发生latch up的位置，latch up可谓芯片杀手，通过循环放大
d)E放大后的照片芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA u:z&}
最终将芯片烧毁。我不想告诉大家latch up有多可怕，但有一点是应该知道的芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA$z [)H N~/m-K k
这种现象损害了芯片。J2c
图片附件: latch01.jpg (2007-1-30 16:38, 11.73 K)
图片附件: latch02.jpg (2007-1-30 16:38, 10.62 K)
在CMOS制程里，这种情况就是由于npn或pnp结构形成的放大电路造成的。
所以要了解latch up现象，就必然首先了解放大电路是如何构成的，而最根本的就芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA.H F+w?:S-G u Z~w
芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA:e5Q d/W(a.V%M)c#t*o W
归结到npn或pnp晶体管是如何工作的。了解晶体管的工作原理是研究latch up的重点。
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而解决这一问题的关键又在于了解放大电路是如何构成的，这是两个方面，以下着重讨论。
芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA o w#R8Q w d'q0Q8G
一、晶体管的工作原理t(? K l;G
半导体工艺中，由高纯度的本征半导体进行掺杂，从而形成不同的形态。如果掺杂5价原子因电子数大于空穴https://www.wendangku.net/doc/865895096.html,4R6[ f F\4h
数即称为n 型半导体，若掺杂3价原子因电子数小于空穴数即称为p 型半导体。空穴和电子都能搬运电荷，因而称载流子。 芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA!N#g*W
将两种形态的半导体相邻结合到一起，由于彼此所含电子和空穴数浓度不同，因而相互扩散，由浓度高的向浓度低的地方移动，电子和空穴会在一定时间内相互结合而消失，以保持中性，这样形成一段没有载流子的空间，称为耗尽 [5i 层。耗尽层存在电位差，有电场的存在，称之为内电场。在电场的作用下载流子发生
定向移动，称之为漂移。扩散使电场增加，空间电荷范围加大，而漂移则在减弱空间电荷范围。这种将pn 相邻结合到一起制成的晶体结构，称之为pn 结。
'O pn 结在没有外力的情况下，处于热平衡状态，这种平衡状态是处于动态之中的，即扩散运动与漂移运行
达成的平衡状态。 芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA#g Z-X
pn 结的外加电压，如果p 端的电位高于n 端的电位，这样的外电电场削弱了内电场，有利于多数载流子的扩散，形成从p 流向n 的电流，称为正向偏置，反之，载流子则几乎不发生移动，称为反向偏置。反向电压大于某一值时，会有导致pn 结击穿，称为齐纳击穿或隧道击穿。另一种情况，是pn 结两侧的杂质浓度过小，在高的反向电压作用下，
M
G [+o
引起价键的断裂，从而使电流成倍增加，称为电子雪崩现象或雪崩击穿。pn 结制作成元器件使用就是二极
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pn 结，p 区空穴向n 区扩散，n 区电子向p 区扩散，在相遇处复合。p 区空穴扩散后留下负离子，而n 区电子扩散后留下正离子，形成由n 指向p 的内电场。正向偏置时，p 区不断提供复合留下的负离子，n 区则复合留下的正离子，使得内电场范围缩小，扩散运动大于漂移运动，平衡状态发生破坏，因而有电流的产生。反向偏置，少数载流子的漂移处于优势，;x,]但因少数载流子浓度太低，引起的反向电流远小于正向电流。所以
问题关键在于扩散与漂移运动是否平衡。
图片附件: psbias.gif (2007-1-30 16:38, 2.26 K)
1V&K B*y W S N+\G$Q
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半导体三极管，存在两个pn 结，了解半导体三极管的工作原理就是要了解这两个pn 结的平衡状态，在发生什么变化。
这是三极管的符号，B(base)代表基电极，C(collector)代表集电极，E(emitter)代表发射极。 https://www.wendangku.net/doc/865895096.html,]_ C;|
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@(E&`D7},n
晶体管的制作要求，从浓度大小来看，发射区最大，集电区最小。从尺寸看，集电区最大，基区最小。如果条件 半导体技术天地[Semiconductor Technology World]#uW-Q;x3tW&x!Y6y Q-d
Z.l,\s/v
不能满足，晶体管将无法工作。 芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA }7w
1O A:[P-O
以下以基极接地(共基极)为例进行分析：
图片附件: pnpsymbl.gif (2007-1-30 16:38, 1.87 K)
如上图所示，在E-B之间加正向偏置，在B-C之间加反向偏置。芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA3i0z/b4f mf3x
https://www.wendangku.net/doc/865895096.html,"H%F此时发射区的电子浓度上升，在正向偏置的情况下，大部分电子都扩散到基区
因为基区很薄，有少部分电子流出，但大部分在电场的作用下，漂移到集电区。
其中有些情况，比如基区向发射区的漂移(发射区很高的杂质浓度)，集电区向基区的扩散等微乎其微(反向偏置)，所以可以忽略。])F-k J1j B
所示npn的能够工作，除了发射区浓度很高，基区很薄，还有保证E-B正向偏置，B-C反向偏置。
相应电流关系如下：
Ie=Ib+Ic &w
假设Ie占Ic的比例为a,即Ic=aIe,Ib=(1-a)Ie
称为电流传输率。https://www.wendangku.net/doc/865895096.html,0]V:w
Ic/Ib=(Iea)/[(1-a)Ie]=a/(1-a) https://www.wendangku.net/doc/865895096.html,6a w h u;{x6m
设定a/(1-a)为?，称为电流放大倍数。
通过比例关系可知，如果电流传输率为90%，电流放大9倍
}5Dm如果电流传输率为99%,电流将放大99倍。
90%到99%,放大倍数的骤增，可以想像Ib只要有小的变动，电流放大倍数就有大的变化。芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA 如此可见，晶体管是电流控制器件。c-]&w
;k
www.ch二、放大电路是如何构成及触发条件芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA R4_0w^G S5_
芯片设~j7\现在进行实际操作，为了分析方便，以如图所示的电路具体进行分析。];~/b'b(V+S
对应CMOS的简单版图如下：
图片附件: latchupfg02.gif (2007-1-30 16:38, 12.4 K)
;f图画得不好，还请谅解。以下来看一下对应的剖面图。
图片附件: latchupfg03.gif (2007-1-30 16:38, 10.2 K)
](X V'|$x
O {3t
任何相邻的pnp 或npn 都可以构成晶体管，所以考虑起来似乎比例麻烦!!
从晶体管偏置来看，npn 的基区p+与p-sub 成反向偏置，发射区为衬底上的
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任一n+型区域，集电区为nwell 及nwell 上的n+。此时npn,基区接vss
发射区接vss/in/out,集电区接vdd 。就正反偏的原则来看，只要发射区联接 芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QAm E x y-]%\L+z
电压小于vss,即npn 可以触发。而另一边的pnp,基区接vdd,发射区接out/vdd/in ，
集电区接vss,触发的可能就是发射区电位高于vdd 。 https://www.wendangku.net/doc/865895096.html,)|$h q,F J 从浓度与尺寸来看,也就是发射区浓度最高，基
区尺寸最小，集电区有足够的大。
芯片设计版
基区的尺寸在npn 管看来，似乎比较乐观，可惜npn 的构成是横向的，也就是说
如果把pmos 与nmos 画得太近的话就有问题了。对nwell 来说，如果nwell 的厚度很薄，
芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA%i R!K
因为npn
的形成是在衬底横向的，而pnp 却是在nwell 中的纵向。nwell 厚度足够的薄， 0]$L2\;z#t b4I
意味着势垒相对较低，实现
触发的可能性很大。对于日新月异的现在科技来讲，尺寸
在不断的缩小，这也是在表明基区在逐渐的变小，触发的可能突显出来。 为了便于分析，将等效的电路提取出来 接上面讲到的提取电路，如图所示：
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我们提到了正反偏的触发和浓度及尺寸的触发，现在我们不得不对
芯片设计版图晶圆制造工
寄生电阻产生兴趣。对上述电路中，nwell 和p-sub 上形成的寄生电阻最有可能
芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA y!r5? I#^
影响到晶体管的触发。R1是nwell 寄生于pnp 基区与发射区的电阻。R2是p-sub 寄生于
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npn
的基区与发射区的电阻。在正常情况下，没有过高或过低电压出现，浓度与尺寸
4s j#R-q)k;C1J Y6B
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不去考虑的情况下，R1拉低了pnp 基区的电位，R2阻碍了npn 基区电位的降低。B-C 反偏，
B-E 正偏的情况就会出现，触发的可能存在。 上面我们只是单方面的对一个管子进行分析，既然是存在在两个三极管在电路中，就有可能
https://www.wendangku.net/doc/865895096.html,bbs
其中一个受另一个的影响。当其中一个触发时，另一个晶体管有可能被这个晶体管触发。
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三、一些
解决办法的介绍 芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA3J a2I4z*N#`
通常我们提到减少latch up 的可能时，都会想到加guard ring 。想法简单，而且我们
从来就没有怀疑过，也没有真正考虑过，加guard ring 这么几个词的意义何在。
更可惜的是，这种想法并不是我们自己的，是别人跟你讲，你就认同了，是被别人迷惑了
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还是被别人收买了呢？!!
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而且，你有没有发现，增加guard ring 时有附加了design rule 吗？做layout 的真是自由，爱 芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA$a1X.@c3N&~9i9R
加多宽就加多宽，爱加几道就几道，孰不知，要是加出问题来，该归究谁的责任呢？!!如果 芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA c6Q#s,r o#u1p
加得太宽，增加了面积，增加的成本，老板可不会对你客气。芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA$v^P)o(D
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遗憾的是计算这个rule，确实可以写成一篇论文，然后买个好价钱，也可以天天过上老婆https://www.wendangku.net/doc/865895096.html, R3y k&w y
G
孩子热炕头的好日子。芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA D(H8Y9qx3c
回到正题，解决的方法多种多样，如果出发点不同，解决的方法也就各异。比如可以在工艺上芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA)M m8J1S4f _%I n1i
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控制杂质浓度，基区尺寸，加外延层等。对layout来讲，比较简单的还是加guard ring，主要的作用芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA/j$s*o*J/?S6l会在下面详细分析。在电路上加钳位二极管控制电位，但对钳位二极管的开关速度等方面的参数需要
6~*c;M%k8H
慎重考虑。半导体技术天地[Semiconductor Technology World]#}?"rt*u]6j上图为加guard ring后的效果。
[1]中认为在nwell中扩散n+或在p-sub中扩散p+所做的guard ring为多数载流子保护环，
反之则为少数载流子保护环。
5k a6~
少数载流子保护环作用是先于寄生集电区，提前收集会引起触发的少数载流子。这种结构芯片设计版图晶圆制造工艺制程封装测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA p-|Y%Y x;R0m
对横向寄生晶体管有效，但对纵向晶体管几乎没有作用。而且这种保护环并不见得都要成封闭状态，芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA v,Z(A N Q h6J-x
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它应该包围在潜在的发射区。半导体技术天地[Semiconductor Technology World] o*L,~8h w!P
多数载流子保护环，在局部位置减轻了寄生电阻，并且在对发射区的远近上，分别称为
https://www.wendangku.net/doc/865895096.html,3@#H r!D/f)a},M(x
弱势结构和强势结构。强势结构较为有效，因为它靠发射区较近，有电流导向的作用。
上图中所加的guard ring中，从左到右，依次为强弱弱强结构。https://www.wendangku.net/doc/865895096.html, Q4O'i1G
建议多打nwell contact和p-sub contact，以减轻连入的寄生电阻。半导体技术天地[Semiconductor Technology World]-T RN&`0L6~
芯片设计版图芯片制造工艺制程封装测试,wafer,chip,ic,process,layout,package,FA,QA0aC#F K([
上述办法，完全是针对layout而言的。对其他的解决方法也只能靠关流程的0y D4U a+}+[
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latch up研究清楚还需要花很多的时间。半导体技术天地[Semiconductor Technology World]Q }
~ 好，就暂时写这些了。其实要把
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CMOS集成电路闩锁效应形成机理和对抗措施
目录 摘要： (1) 0 前言 (1) 1 闩锁效应产生背景 (2) 2 CMOS反相器 (2) 2.1 反相器电路原理 (2) 2.2反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 3.1 闩锁效应简介 (4) 3.2 闩锁效应机理研究 (4) 3.3 闩锁效应触发方式 (6) 4 闩锁措施研究 (6) 4.1 版图级抗栓所措施 (6) 4.2 工艺级抗闩锁措施 (7) 4.3 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (10) I / 12
CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures W angxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 0 前言 CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为 1
温室效应定义-1-2
温室效应的定义 温室效应是指透射阳光的密闭空间由于与外界缺乏热交换而形成的保温效应，就是太阳短波辐射可以透过大气射入地面，而地面增暖后放出的长波辐射却被大气中的二氧化碳等物质所吸收，从而产生大气变暖的效应。大气中的二氧化碳就像一层厚厚的玻璃，使地球变成了一个大暖房。如果没有大气，地表平均温度就会下降到-23℃，而实际地表平均温度为15℃，这就是说温室效应使地表温度提高38℃。大气中的二氧化碳浓度增加，阻止地球热量的散失，使地球发生可感觉到的气温升高，这就是有名的“温室效应”。 破坏大气层与地面间红外线辐射正常关系，吸收地球释放出来的红外线辐射，就像“温室”一样，促使地球气温升高的气体称为“温室气体”。二氧化碳是数量最多的温室气体，约占大气总容量的0.03%，许多其它痕量气体也会产生温室效应，其中有的温室效应比二氧化碳还强。 大气能使太阳短波辐射到达地面，但地表向外放出的长波热辐射线却被大气吸收，这样就使地表与低层大气温度增高，因其作用类似于栽培农作物的温室，故名温室效应。如果大气不存在这种效应，那么地表温度将会下降约330C或更多。反之，若温室效应不断加强，全球温度也必将逐年持续升高。 自工业革命以来，人类向大气中排入的二氧化碳等吸热性强的温室气体逐年增加，大气的温室效应也随之增强，已引起全球气候变暖等一系列严重问题，引起了全世界各国的关注。除二氧化碳以外，对产生温室效应有重要作用的气体还有甲烷、臭氧、氯氟烃以及水气等。随着人口的急剧增加，工业的迅速发展，排入大气中的二氧化碳相应增多；又由于森林被大量砍伐，大气中应被森林吸收的二氧化碳没有被吸收，由于二氧化碳逐渐增加，温室效应也不断增强。 在空气中，氮和氧所占的比例是最高的，它们都可以透过可见光与红外辐射。但是二氧化碳就不行，它不能透过红外辐射。所以二氧化碳可以防止地表热量辐射到太空中，具有调节地球气温的功能。如果没有二氧化碳，地球的年平均气温会降低20 ℃。但是，二氧化碳含量过高，就会使地球仿佛捂在一口锅里，温度逐渐升高，就形成“温室效应”。 形成温室效应的气体，除二氧化碳外，还有其他气体。其中二氧化碳约占75%、氯氟代烷约占15%～20%，此外还有甲烷、一氧化氮等30多种。 如果二氧化碳含量增加一倍，全球气温将升高3 ℃～5 ℃，两极地区可能升高10 ℃，气候将明显变暖。气温升高，将导致某些地区雨量增加，某些地区出现干旱，飓风力量增强，
CMOS电路结构中的闩锁效应及其防止措施
西安理工大学研究生课程论文/研究报告 课程名称：器件可靠性与失效分析 课程代号：050114 任课教师：王彩琳 题目：CMOS电路结构中的闩锁效应 及其防止措施 完成日期：2012 年 3月15日学科：电子科学与技术 学号：1108090479 姓名：孟照伟 成绩： 2012 年
CMOS电路结构中的闩锁效应 及其防止措施 由于NMOS集成电路和双极型集成电路的功耗电流大，封装密度受到了很大限制，因此CMOS集成电路得到了迅速的发展。CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。在当今CMOS成为VLSI关键工艺的同时，CMOS结构中的闩锁效应，则成为至关重要的问题。随着器件尺寸的不断缩小，这个问题更加突出[1]。 闩锁效应[2](Latch—up)又称闭锁、自锁、闸流效应，这种效应是CMOS电路中固有的。是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS 电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。这种骤然增大的电流会将电路烧毁。随着CMOS工艺尺寸的按比例缩小和电路延迟时间的缩短，各种引起激活的因素将会逐渐增强。如何从加工工艺和版图设计上采取措施防止和避免闩锁效应成为至关重要的问题。因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。 1 闩锁效应形成机理 以P阱CMOS反相器为例，分析闩锁效应的产生机理[3-4]，图1是CMOS反相器的剖面图。从图1中我们可以看出，在形成CMOS反相器结构的同时，也不可避免地产生了由寄生双极晶体管构成的PNPN器件，即可控硅(SCR)，该可控硅器件由两个横向的PNP双极型晶体管和两个纵向的NPN双极型晶体管组成，即P 沟道MOSFET的源(漏)极、N型衬底以及P阱分别为横向PNP双极晶体管LT1(LT2)的发射极、基极和集电极；N沟道MOSFET的漏(源)极、P阱及N型衬底分别为纵向NPN双极晶体管VT1(VT2)的发射极、基极及集电极，这种寄生的纵向NPN晶体管和横向的PNP晶体管通过P阱和共同的衬底耦合。 图l 带有寄生晶体管的P阱CMOS反相器的截面图
温度变化对闩锁效应的影响
温度变化对闩锁效应的影响 一介绍 1.1 闩锁效应 CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。在当今CMOS成为VLSL关键工艺的同时，CMOS 结构中的闩锁效应，则成为至关重要的问题。随着器件尺寸的不断缩小，这个问题更加突出。闩锁效应(Latch-up)又称闭锁、自锁、闸流效应，这种效应是CMOS 电路中固有的。是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。这种骤然增大的电流会将电路烧毁。因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。 1.2闩锁效应机理 如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。P衬是NPN的基极，也是PNP的集电极，也就是NPN的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。例如Q1开启，它会提供足够大的电流给R2，使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1，形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET的沟道，这样栅压就不能控制电流。 图1 CMOS闩锁效应示意图及其等效电路 1.3 闩锁效应产生的条件和触发方式 产生条件：（1）电路存在正反馈，其相关的PNPN结构的回路增益必须大于1；（2）必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长；（3）维持闩锁
景观的概念与效应
景观的概念与效应 杨 帆 (国家林业局中南院,湖南长沙 410014) 摘 要:分析了景观及相关概念的关系,介绍了景观构成的内容和结构,并论述 了景观效应中境界、意境、人景效应的联系,有助于加深对景观的认识,为设计中科学地运用景观效应打下基础。 关键词:景;景观范畴;景观构成;景观效应中图分类号:S759.91 文献标识码:C 文章编号:1003-6075(2000)02-0040-04 景观规划设计的核心是景观资源的调查、认识、评价、开发、组织。景观资源是由景观、景点、景物等组成的,这些概念都是由景产生的。因此,我们必须先弄清楚“景”及其相关术语的内函。 1 景的概念 什么是景呢?它是作为客观存在的物体,必须有可以引起兴致、意趣的光、形、色及其内函对人产生信息刺激,即客体除自然属 性外具有较多的社会属性,并易从背景中分离出来,跃入人们的眼帘;其次是人们接受这种外部刺激时能够作出认识反映,在头脑中形成具有审美情趣反应的形体图象,才能构成“景”。所以,景是具有一定形体的外因和可以感知的内因所产生的刺激与反应,二者缺一不可。如张家界的金鞭岩,为高达300多m 的石峰,其高大挺拔,气势雄伟的形象,是景的外因。石峰的科学内含是石英砂岩经大自然千万年的风化所形成,石峰因形似古代鞭子而附会上秦始皇“赶山鞭”的神话传说等就是景的内因。 与“景”相关的有景物、风景、景象、景致、风光、景观、景色等概念,它们是由于景所处的环境和周围介质的变化,以及景的内函中所具有的色、象、趣等要素所引起的形式心理效应所产生的。景与所在大环境联系成一体构成风景、风光;在环境景物相互烘托下呈现的景物,常称作景色;景物随时空媒体的变化显现的风 貌称作景象;其所含情趣之多少称作景致;景观则泛指具有审美价值的景物。如金鞭岩石峰与岩下的金鞭溪,旁边的神鹰护鞭、醉罗汉石峰以及天空天象等环境联成一体就是风景;在溪流、树林、远山、天空等衬托下金鞭岩峰显示的雄伟秀丽便是景色;金鞭岩及环境随季节、晴雨、早晚时间变化所呈现的不同风貌,如晨昏的霞彩辉映、秋日的红叶点染、雾天的虚幻漂浮等就是景象;金鞭岩形似古代鞭子,隐含的神话传说及游人因此产生的文化联想,便是金鞭岩的景致情趣。 2 景观范畴 风景景观的范畴包括景观资源、景物、景素、景观、景点、景区等概念。按照国家《森林公园总体设计规范》的术语解释,其定义如下。 1)景观资源:指在森林公园范围内,可构成景观并具有观赏、文化、科考价值的一切资源,内含自然景观资源和人文景观资源。如张家界的峰林、幽谷、森林、野生动物等属自然景观资源;朝天观、清风亭、六奇阁等建筑及区内的神话传说属人文景观资源。 2)景物:指具有观赏、科学文化价值的 ? 04?第19卷第2期2000年5月 中南林业调查规划CEN TRAL SOU TH FOREST INV EN TOR Y AND PLANN IN G Vol.19 No.2 May.2000
CMOS电路中的闩锁效应
闩锁效应的简介 基于CMOS技术的集成电路，是目前大规模(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，相对于传统的双极型、NMOS和PMOS集成电路而言，其主要的优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。虽然CMOS电路具有以上众多优点，然而隐含于体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应不但是CMOS电路的主要失效机理，也是阻碍CMOS 电路集成度提高的主要因素之一。 闩锁效应就是指CMOS器件所固有的寄生双极晶体管（又称寄生可控硅，简称SCR）被触发导通，在电源和地之间形成低阻抗大电流的通路，导致器件无法正常工作，甚至烧毁器件的现象。这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。当外来干扰噪声使某个寄生晶体管被触发导通时，就可能诱发闩锁，这种外来干扰噪声常常是随机的，如电源的浪涌脉冲、静电放电、辐射等。闩锁效应往往发生在芯片中某一局部区域，有两种情况：一种是闩锁只发生在外围与输入、输出有关的地方，另一种是闩锁可能发生在芯片的任何地方，在使用中前一种情况遇到较多。 CMOS电路闩锁效应的形成机理 寄生双极晶体管介绍 带有寄生双极型晶体管的N阱CMOS结构剖面图如图1所示。由图1可以看出，CMOS反相器结构带有纵向的PNP和横向的NPN双极型晶体管。N阱和P衬底分别起两个作用，N阱既是纵向PNP管的基区，又是横向NPN管的集电区；同样，P衬底既是横向NPN管的基区，又是纵向PNP管的集电区。在集电极——基极结和集电极接触之间，每个集电区都会产生电压降，它可以用一个集电极电阻来模拟。在图1中，R S1表示从衬底接触到横向NPN管的本征基区的电阻，R S2表示T1的本征基区到T2集电区的电阻，R W1表示T2的本征基区到T1集电区的电阻，R W2表示从N阱接触到纵向PNP管T2的本征基区的电阻。
闩锁效应latch up
闩锁效应（latch up） 闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了. 为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。 第一部分 latch up的原理 我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）, 下面我分别解释。 我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）
理解了npn，那么pnp就好办，如图2。 图2清楚的表示了latch up的回路。左边是npn，右边是pnp， 图3是电路示意图。 大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。 那么电流怎么走呢？
扇贝效应等各种效应
扇贝效应，英文名称：Scallop effect 定义：根据奖励强化的固定时间形成工作高峰，低峰。对策是变化奖励的品种，时间，从而形成间隔奖励。 美国心理学家斯金纳在他的白鼠实验中发现，如果每隔20秒就对白鼠强化一次，在强化后，白鼠的反应就会停顿，然后反应速度增加，在下次强化到来之前反应率达到高峰，说明它学会了根据强化的时间进行反应。白鼠的行为效率趋势就如扇贝一样，因此，我们称之为扇贝效应。 虽然在长时间的过程中，持续地应用连续的、固定的强化会产生扇贝效应，但是，在新知识、新行为、新习惯的初始学习阶段，连续的、固定的强化是必要的，这能够让学生很容易地完成要求的任务，尽快地得到奖励；紧接着，当学生的学习或者行为达到了一定的程度，就要不断延长强化的间隔时间，直到最后撤销强化。 在延迟强化的过程中，可以变化间隔的时间，使学生不能找到变化的规律，避免他专心地等待强化。 南风”效应也称“温暖”效应，温暖法则， 源于法国作家拉?封丹写过的一则寓言：北风和南风比威力，看谁能把行人身上的大衣脱掉。北风首先来一个冷风凛凛、寒冷刺骨，结果行人为了抵御北风的侵袭，便把大衣裹得紧紧的。南风则徐徐吹动，顿时风和日丽，行人觉得春暖上身，始而解开纽扣，继而脱掉大衣，南风获得了胜利。 故事中南风之所以能达到目的，就是因为它顺应了人的内在需要。这种因启发自我反省、满足自我需要而产生的心理反应，就是“南风效应”。 运用到管理实践中，南风法则要求管理者要尊重和关心下属，时刻以下属为本，多点“人情味”，多注意解决下属日常生活中的实际困难，使下属真正感受到管理者给予的温暖。这样，下属出于感激就会更加努力积极地为企业工作，维护企业利益。 同样，家庭教育中采用“棍棒”、“恐吓”之类“北风”式教育方法是不可取的。实行温情教育，多点“人情味”式的表扬，培养孩子自觉向上，才能达到事半功倍的效果。
自我教育的负态效应定义论述
自我教育的负态效应定义论述 思想政治教育负态效应概述 大学生自我教育的负态效应是指大学生自我教育活动并未实现教育者 预设的教育目标，反而使教育结果表现负效果。大学生通过自我内部 的因素，未自觉接受先进准确的教育影响、抵制和克服消极影响，使 自我发展目标的实现受阻，并产生很多消极的负面影响，而这些消极 影响是由大学生自我教育的负效行为所导致的。 思想政治教育传统教学模式的误区 1、“教”的误区 思想政治教育者普遍认为，要克服思想政治教育负态效应，提升思想 政治教育效果，应该从创新教学方法、更新教育体制等方面入手，殊 不知这些仅仅从形式上改善思想政治教育，而未深入到产生思想政治 教育负态效应的本质。“进课堂、进教材”是思想政治教育的必要途 径和手段，是外部灌输。不过，“进头脑”才是教育的根本目的，这 是一种理论的内化。同时，还要求大学生将内化的理论转化为自身的 行为表现和习惯，即外化，内化与外化的共同作用推动着思想政治教 育目的的实现。 存有这个误区的一个最主要的原因就是教育与学生缺乏即时有效的沟通，教师并不真正了解学生的需要，进而无法唤起他们学习思想政治 理论课的兴趣。思想政治教育包括六个方面：思想教育、政治教育、 道德教育、法纪教育、心理教育和职业规划教育。部分教师仅仅强调 思想、政治、道德方面的教育，而忽视法纪、心理和职业规划教育。 其实后者才是与大学生的切身利益息息相关的。当前大学生都是80后、90后，而且绝大多数是独生子女，其心理承受水平差，思想不太成熟，因为教育者忽视了大学生的利益需求，不能给以大学生学习思想政治 理论课的动力，产生了思想政治教育的负态效应。 2“、学”的误区
CMOS集成电路闩锁效应形成机理和对抗措施
CMOS集成电路闩锁效应形成机理和对抗措施
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目录 摘要： (1) 0 前言 (1) 1 闩锁效应产生背景 (2) 2 CMOS反相器 (3) 反相器电路原理 (3) 反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 闩锁效应简介 (4) 闩锁效应机理研究 (4) 闩锁效应触发方式 (6) 4 闩锁措施研究 (6) 版图级抗栓所措施 (6) 工艺级抗闩锁措施 (7) 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (10)
CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures Wangxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 0 前言 CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为CMOS
闩锁效应定义
什么是闩锁效应？单片机开发2009-11-29 00:03:09 阅读220 评论0 字号：大中小 闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N 阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。 例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。 可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。 Latch up 的定义 ? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路 ? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流 ? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大 ? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一 Latch up 的原理分析
GMI效应定义
1介 2究历史GMI效应 巨磁阻抗效应指的磁性材料的交流阻抗随外磁场的变化而显著变化的现象。按照巨磁阻抗效应的定义，巨磁阻抗效应应该用磁性材料的阻抗Z随外磁场Hex的变化曲线Z-Hex来表征。但是由于不同的磁性材料的电阻率相差很大，即使是同种磁性材料制备的样品的厚度和测量长度也无法严格控制，所以通过样品的Z-Hex曲线无法比较不同样品的巨磁阻抗效应的强弱。因此在研究中采用阻抗的相对变化值随外加磁场的变化曲线ΔZ/Z-Hex来表征巨磁阻抗效应。 目前，对巨磁阻抗效应的定标有两种：一种是采用外加磁场为零时的阻抗(Hex = 0)作为参考点，但是因为材料的剩磁状态影响阻抗Z(0)的值，所以这个定义可能不合适；另一种以最大磁场Hmax的阻抗值作为参考点，Hmax的值由实验设备确定，因此Hmax也可能受实验设备的限制。第 二种定义： 上式中，Hmax通常是达到饱和阻抗时的外磁场或实验设备所能提供的最大磁场。 早在六十年前，Harrison等人就已经发现在外加轴向磁场的作用下，铁磁性细丝的感抗会发生变化，当时把这种物理现象称为磁感应效应。1992年，日本名古屋大学K. Mohri等人发现CoFeSiB非晶丝的两端的感应电压随着外加直流磁场的增加而急剧下降，当时他们测量到的电压是非晶丝感抗部分对应的分量，因此实际上这种现象是磁电感效应。往后的研究表明，铁磁非晶合金的交流电阻也会随外加直流磁场发生明显的变化，为与通常所说的磁阻(MR)效应区分，该效应被称为交流磁阻效应。1994年巴西的Machado等人在Co70.4Fe4.6Si15B1非晶铁磁薄带中观察到了这种交流磁阻效 应。K. Mohri等人在综合考虑了磁电感效应和交流磁阻效应后，认为两者是同一物理效应的不同方
CMOS闩锁效应
提纲 1、闩锁效应 闩锁效应是指CMOS 器件所固有的寄生双极晶体管被触发导通，在电源和地 之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路 2、闩锁效应机理 2.1 器件级别上 图 1 CMOS 结构图 如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N 阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。P 衬是NPN 的基极，也是PNP 的集电极，也就是NPN 的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。 当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。例如Q1开启，它会提供足够大的电流给R2,使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1,形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET 的沟道，这样栅压就不能控制电流1。 2.2 集总元件上 图1 中的寄生晶体管连接关系可以用集总元件来表示，如图2 所示，其结构实际上是一个双端PNPN 结结构，如果再加上控制栅极，就组成门极触发的闸流管。该结构具有如图3 所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。即双端PNPN吉在正向偏置条件下，器件开始处于正向阻断状
态，当电压达到转折电压V BF时，器件会经过负阻区由阻断状态进入导通状态. 这 种状态的转换，可以由电压触发（l g=O），也可以由门极电流触发（l g工0）。门极触发大大降低了正向转折电压。 从上图可以推导出如下的关系 其中，和5 分别是PNP和NPN共基极增益, 对上式进行调整，得到如下关系： co是集电极饱和电流 其中 在低阻抗时，l co/l t可以忽略，另，在一般情况下, a丄十口|| = i十0丄&丄+；af|| 或者 內0产1 + 0血（內+ 1）+ < |5|W1+ 1）I t 0,可以发现 (3 a) (3b) 其中 图2 PNPN双端器件
共轭效应与超共轭效应的定义及特点
1.共轭效应与超共轭效应的定义及特点 共轭效应 不饱和的化合物中,有三个或三个以上互相平行的p轨道形成大π键,这种体系称为共轭体系.共轭体系中,π电子云扩展到整个体系的现象称为电子离域或离域键. 共轭效应:电子离域,能量降低,分子趋于稳定,键长平均化等现象称为共轭效应,也叫做C效应 共轭效应的结构特点:共轭体系的特征是各σ键在同一平面内,参加共轭的p轨道轴互相平行,且垂直于σ键在的平面,相邻p轨道间从侧面重叠发生键离域.共轭效应与诱导效应相比还有一个特点是沿共轭体系传递不受距离的限制. 超共轭效应 烷基上C原子与极小的氢原子结合,由于电子云的屏蔽效力很小,所以这些电子比较容易与邻近的π电子(或p电子)发生电子的离域作用,这种涉及到 σ轨道的离域作用的效应叫超共轭效应.超共轭体系,比共轭体系作用弱,稳定性差,共轭能小. 2.共轭效应 共轭的类型 2.1.1 π-π共轭 通过形成π键的p轨道间相互重叠而导致π电子离域作用称为π-π共轭.参加共轭的原子数目等于离域的电子总数,又称为等电子共轭.我们可以简单地概括为双键,单键相间的共轭就是π-π共轭.例如:共轭体系的分子骨架称做共轭链. 2.1.2 p-π共轭体系 通过未成键的p轨道(包括全满,半满及全空轨道)与形成π键的p轨道的重叠而导致的电子离域作用,称为p-π共轭.包括富电子,足电子,缺电子三种p-π共轭类型.我们也可以简单地理解为:双键相连的原子上的p 轨道与π键的p轨道形成的共轭即为p-π共轭.例如: 共轭方向及强弱判断 共轭效应的方向及强弱直接影响物质的性质和稳定性,因此共轭方向及强弱的判断也就有着非常重要的作用. 能够给出电子的称给电子共轭,用符号+C表示.相反,能接受电子的称吸电子共轭,用符号-C表示. 卤素,羟基,氨基,碳负离子等与双键直接相连时,X. O. N .C等原子的孤对电子对与π键共轭.由于是由一个原子向共轭体系提供两个电子,相当于使π电子密度增大,所以有给出电子的能力,称为+C效应.一般富电子p-π共轭都属于给电子共轭.例如: 中的都是+C效应. 当参与共轭的O. N 只提供一个电子,而本身电负性大于C原子,所以有使共轭体系电子向O. N 转移的能力,因此有-C效应.电负性大于C的原子参与的等电子共轭是吸电子共轭.例如: 都是-C效应.
蝴蝶效应基本概念
基本概念 关于蝴蝶效应(4张) 美国气象学家爱德华·罗伦兹（Edward ）1963年在一篇提交纽约科学院的论文中分析了这个效应。“一个气象学家提及，如果这个理论被证明正确，一只海鸥扇动翅膀足以永远改变天气变化。”在以后的演讲和论文中他用了更加有诗意的蝴蝶。对于这个效应最常见的阐述是：“一只南美洲亚马逊河流域热带雨林中的蝴蝶，偶尔扇动几下翅膀，可以在两周以后引起美国德克萨斯州的一场龙卷风。”其原因就是蝴蝶扇动翅膀的运动，导致其身边的空气系统发生变化，并产生微弱的气流，而微弱的气流的产生又会引起四周空气或其他系统产生相应的变化，由此引起一个连锁反应，最终导致其他系统的极大变化。它称之为混沌学。 这句话的来源，是这位气象学家制作了一个电脑程序，这个可以模拟气候的变化，并用图像来表示。最后他发现，图像是混沌的，而且十分像一只张开双翅的蝴蝶，因而他形象地将这一图形以“蝴蝶扇动翅膀”的方式进行阐释，于是便有了上述的说法。 蝴蝶效应通常用于天气、股票市场等在一定时段难以预测的比较复杂的系统中。此效应说明，事物发展的结果，对初始条件具有极为敏感的依赖性，初始条件的极小偏差，将会引起结果的极大差异。 蝴蝶效应在社会学界用来说明：一个坏的微小的机制，如果不加以及时地引导、调节，会给社会带来非常大的危害，戏称为“龙卷风”或“风暴”；一个好的微小的机制，只要正确指引，经过一段时间的努力，将会产生轰动效应，或称为“革命”。 理论基础 蝴蝶效应是气象学家洛伦兹1963年提出来的。其大意为：一只南美洲亚马孙河流域热带雨林中的蝴蝶，偶尔扇动几下翅膀，可能在两周后在美国
气系统发生变化，并引起微弱气流的产生，而微弱气流的产生又会引起它四周空气或其他系统产生相应的变化，由此引起连锁反应，最终导致其他系统的极大变化。此效应说明，事物发展的结果，对初始条件具有极为敏感的依赖性，初始条件的极小偏差，将会引起结果的极大差异。 蝴蝶效应是混沌学理论中的一个概念。它是指对初始条件敏感性的一种依赖现象。输入端微小的差别会迅速放大到输出端。蝴蝶效应在经济生活中比比皆是：中国宣布发射导弹，港台100亿美元流向美国。“蝴蝶效应”也可称“台球效应”，它是“混沌性系统”对初值极为敏感的形象化术语，也是非线性系统在一定条件（可称为“临界性条件”或“阈值条件”）出现混沌现象的直接原因。 某地上空一只小小的蝴蝶扇动翅膀而扰动了空气，长时间后可能导致遥 小的因素造成难以预测的严重后果。微小的偏差是难以避免的，从而使长期 报是对于地球大气这个复杂系统进行观测计算与分析判断，它受到地球大气温度、湿度、压强诸多随时随地变化的因素的影响与制约，可想其综合效果的预测是难以精确无误的、蝴蝶效应是在所必然的．我们人类研究的对象还涉及到其他复杂系统（包括“自然体系”与“社会体系”），其内部也是诸多因素交相制约错综复杂，其“相应的蝴蝶效应”也是在所必然的。“今天的蝴蝶效应”或者“广义的蝴蝶效应”已不限于当初洛仑兹的蝴蝶效应仅对天气预报而言，而是一切复杂系统对初值极为敏感性的代名词或同义语，其含义是：对于一切复杂系统，在一定的“阈值条件”下，其长时期大范围的未来行为，对初始条件数值的微小变动或偏差极为敏感，即初值稍有变动或偏差，将导致未来前景的巨大差异，这往往是难以预测的或者说带有一定的随机。 蝴蝶效应是说，初始条件十分微小的变化经过不断放大，对其未来状态会造成极其巨大的差别。有些小事可以糊涂，有些小事如经系统放大，则对一个组织、一个国家来说是很重要的，就不能糊涂。 洛伦兹曲线- 知识
闩锁效应
闩锁效应 闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p 结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。 例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。 可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。 Latch up 的定义 Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路 Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN 双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一 Latch up 的原理分析
各种效应定义
蝴蝶效应:上个世纪70年代，美国一个名叫洛伦兹的气象学家在解释空气系统理论时说，亚马逊雨林一只蝴蝶翅膀偶尔振动，也许两周后就会引起美国得克萨斯州的一场龙卷风。 蝴蝶效应是说，初始条件十分微小的变化经过不断放大，对其未来状态会造成极其巨大的差别。有些小事可以糊涂，有些小事如经系统放大，则对一个组织、一个国家来说是很重要的，就不能糊涂。 鳄鱼法则： 其原意是假定一只鳄鱼咬住你的脚，如果你用手去试图挣脱你的脚，鳄鱼便会同时咬住你的脚与手。你愈挣扎，就被咬住得越多。所以，万一鳄鱼咬住你的脚，你唯一的办法就是牺牲一只脚。 譬如在股市中，鳄鱼法则就是：当你发现自己的交易背离了市场的方向，必须立即止损，不得有任何延误，不得存有任何侥幸。 鲇鱼效应： 以前，沙丁鱼在运输过程中成活率很低。后有人发现，若在沙丁鱼中放一条鲇鱼，情况却有所改观，成活率会大大提高。这是何故呢? 原来鲇鱼在到了一个陌生的环境后，就会“性情急躁”，四处乱游，这对于大量好静的沙丁鱼来说，无疑起到了搅拌作用;而沙丁鱼发现多了这样一个“异已分子”，自然也很紧张，加速游动。这样沙丁鱼缺氧的问题就迎刃而解了，沙丁鱼也就不会死了。 羊群效应： 头羊往哪里走，后面的羊就跟着往哪里走。 羊群效应最早是股票投资中的一个术语，主要是指投资者在交易过程中存在学习与模仿现象，“有样学样”，盲目效仿别人，从而导致他们在某段时期内买卖相同的股票。 刺猬法则： 两只困倦的刺猬，由于寒冷而拥在一起。可因为各自身上都长着刺，于是它们离开了一段距离，但又冷得受不了，于是凑到一起。几经折腾，两只刺猬终于找到一个合适的距离：既能互相获得对方的温暖而又不至于被扎。 刺猬法则主要是指人际交往中的“心理距离效应”。 手表定律： 手表定律是指一个人有一只表时，可以知道现在是几点钟，而当他同时拥有两只时却无法确定。两只表并不能告诉一个人更准确的时间，反而会使看表的人失去对准确时间的信心。
温度变化对闩锁效应的影响
温度变化对闩锁效应的影响 PNP三极管及一个NPN三极管相串接的PNPN四层结构。在加VDD后，J1，J3两个PN结处于正向偏置，J2处于反向偏置。Ic1 = a II + ICO1Ic2 = a2 I + ICO2 I = Ic1 + Ic2由上两式得I =(a1 + a2 ) I + ICO1 + ICO2 I = (ICO1 + ICO2)/[1－ (a1 + a2 ) ]当(a1 + a2 )＝1，电路总电流I CMOS电路发生闩锁效要满足以下四个条件：电路能够进行开关转换，相关的PNPN结构回路增益必须大于1；寄生双极晶体管的发射极－基极处于正向偏置。最初仅一个晶体管处于正偏，当电流注入后，引起另一个晶体管的发射极－基极处于正向偏置；电流的电源能够提供足够高的电压，其数值大于或等于维持电压；触发源能保持足够长的时间，使器件进入闩锁状态。温度对闩锁效应的影响，主要是对MOS器件阈值电压和漏极电流的影响。MOS阈值电压与温度的关系：对于N沟道MOSFET，dVt/dT<0，阈值电压具有负温度系数；对于P沟道MOSFET的阈值电压具有正温度系数。当温度升高时，NMOS的阈值电压降低，更容易发生闩锁效应。PMOS的阈值电压升高，可有效降低闩锁效应发生几率。MOS漏极电流与温度的关系：当（VGS-VT）较大时，,当（VGS-VT）较小时，,也就是说当开启电压较小，即RwellRsub上的电压较大时，漏极电流与温度成反比，温度升高，电流增大，闩锁效应增大。当开启电压较大，即
RwellRsub上的电压较小时，漏极电流与温度成正比，温度升高，电流增小，闩锁效应减弱。