实验二 由74LS161实现的二十四进制计数器

实验二由74LS161实现的二十四进制计数器一．实验目的

了解计数器等典型时序逻辑电路的工作原理，验证芯片74LS161的逻辑功能，实现二十四进制计数器的功能。

二．实验仿真电路图

三．实验结果

八个LED随着时钟脉冲变化发光

由00000001到00011000变化，一共有二十四个变化。

当到达00011000之后重新开始一轮计数，从00000001开始下一个二十四进制的循环。

如上图的状态为00001111

四．实验结论

能够实现二十四进制的计数功能。电路功能得到验证。

实验四、 计数器的设计 电子版实验报告

实验四：计数器的设计 实验室：信息楼247 实验台号： 4 日期： 专业班级：机械1205 姓名：陈朝浪学号： 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。 二、实验内容 （一）用D触发器设计4位异步二进制加法计数器 由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器 就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制 数。（用两个74LS74设计实现） （二）利用74LS161设计实现任意进制的计数器 设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。 先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。 提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输 入与非门，74LS30为8输入与非门。 74LS161为4位二进制加法计数器，其引脚图及功能表如下。

三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器

四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。

设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D 置于低电位，计数器输出Q3Q2Q1Q0复位。 2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。 五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答：D触发器是cp上升沿触发，JK触发器是下降沿触发。 2. 74LS161是同步还是异步，加法还是减法计数器? 答：同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答：加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时，Q3和Q1全为1，Q1，Q3接与非门，输出作为复位信号，使所有触发器复位，从而去掉了后6个状态。

四位二进制同步加法计数器(缺0011 0100 0101 0110)

成绩评定表

课程设计任务书

摘要 本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。 首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。 然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。说明四位二进制加法计数器顺利完成。 关键词：计数器；VHDL语言；仿真；触发器。

目录 一、课程设计目的 (1) 二、设计框图 (1) 三、实现过程 (2) 1、QUARTUS II实现过程 (2) 1.1建立工程 (2) 1.2编译程序 (7) 1.3波形仿真 (10) 1.4 仿真结果分析 (14) 1.5引脚锁定与下载 (14) 2、MULTISIM实现过程 (16) 2.1求驱动方程 (16) 2.2画逻辑电路图 (19) 2.3逻辑分析仪的仿真 (20) 2.4结果分析 (21) 2.5自启动判断 (22) 四、总结 (23) 五、参考书目 (24)

一、课程设计目的 1 了解同步加法计数器工作原理和逻辑功能。 2 掌握计数器电路的分析、设计方法及应用。 3 学会正确使用JK 触发器。 二、设计框图 状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。 在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 1010 101111001101111011110 /1 /1000 101101110010000100000/0/0/0/0/0/0/0/0/0/????←????←????←????←????←↓↑???→????→????→????→????→? B:状态转换图

60进制计数器

电子技术基础实验 课程设计 60进制计数器 学期：2015-2016（一） 班级：电自1418 姓名：张垚 学号：2014302010933 日期：2015年12月30日

一、实验目的 （一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。 （二）熟悉555集成定数器芯片的引脚图。 （三）利用74LS161和555定时器构成60进制计数器。 （四）在Multisim软件中仿真60进制计数器。 二、实验内容 （一）集成计数器74LS161逻辑功能验证。 （二）用555定时器构成多谐振荡器。 （三）用两片74LS161和555定时器构成60进制计数器。 三、集成计数器介绍 （一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT 是计数器使能端，高电平有效。A、B、C、D是数据输入端；QA、QB、QC、QD是数据输出端。 图1 74LS161管脚排列图 （二）集成计数器74LS161功能介绍 由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD 同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。

3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。 表1 74LS161功能表 四、用555定时器构成多谐振荡器 （一）多谐振荡器的构成 由555定时器构成的多谐振荡器如图1所示，R1，R2和C是外接定时元件，电路中将高电平触发端（THR脚）和低电平触发端（TRI脚）并接后接到R2和C的连接处，将放电端（DIS脚）接到R1，R2的连接处。 （二）工作原理 由于接通电源瞬间，电容C来不及充电，电容器两端电压为低电平，小于（1/3）Vcc，故高电平触发端与低电平触发端均为低电平，输出为高电平，放电管V1截止。这时，电源经R1，R2对电容C充电，使电压按指数规律上升，当上升到（2/3）Vcc时，输出为低电平，放电管V1导通，把从（1/3）Vcc 上升到（2/3）Vcc由于放电管V1导通，电容C通过电阻R2和放电管放电，电路进人第二暂稳态，其维持时间的长短与电容的放电时间有关，随着C的放电，下降，当下降到（1/3）Vcc时，输出为高电平，放电管V1截止，Vcc再次对电容C充电，电路又翻转到第一暂稳态。

同步二进制加法计数器

同步二进制加法计数器 F0302011 5030209303 刘冉 计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点： 在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。 （2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。 同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。 异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。 加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。 二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。 异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。 下图为三位二进制加法计数器的电路图。 图1 三位二进制计数器 图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。 该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能 解：

四位二进制加法计数器课程设计

成绩评定表 学生姓名郝晓鹏班级学号1103060129 专业通信工程课程设计题目四位二进制加法 计数器 评语 组长签字： 成绩 日期20 年月日

课程设计任务书 学院信息科学与工程学院专业通信工程 学生姓名郝晓鹏班级学号1103060129 课程设计题目四位二进制加法计数（缺0010 0011 1101 1110） 实践教学要求与任务: 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim仿真环境。 4、设计实现四位二进制加计数（缺0010 0011 1101 1110） 工作计划与进度安排: 第一周：熟悉Multisim及QuartusII环境，练习数字系统设计方法。包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计 方法的优缺点 第二周：1.在QuartusII环境中仿真实现四位二进制加计数（缺0100 0101 1001 1010 ）。 2.在Multisim环境中仿真实现四位二进制加计数，缺（0100 0101 1001 1010），并通过虚拟仪器验证其正确性。 指导教师： 201 年月日专业负责人： 201 年月日 学院教学副院长： 201 年月日

摘要 本文采用在MAXPLUSⅡ环境中用VHDL语言实现四位二进制加法计数（缺0010 0011 1101 1110），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加法计数器（缺0010 0011 1101 1110），并通过虚拟仪器验证其正确性。 关键词：MAXPLUSⅡ环境；VHDL语言；四位二进制加计数；Multisim环境

数字电路设计--------二十四进制计数器

数字电路设计 姓名：*** 学号：****************** 班级：电信111 专业：电子信息科学与技术 一．设计题目 二十四进制计数器的设计 二．设计要求 （1）要求学生掌握74系列的芯片和LED的原理和使用方法。 （2）熟悉集成电路的使用方法，能够运用所学的知识设计一规定的电路。三．设计任务 （1）完成一个二十四进制的计数器。 （2）LED显示从00开始，各位计数从0—9，逢10 进1，是为计数0—5。23显示后，又从00重新开始计数。 四．设计思路与原理 （一）设计思路框图 →→→ → （二）LED简介 LED是一种显示字段的显示器件，7个发光二极管构成七笔字形“8”，一个发光二极管构成小数点。七段发光管分别称为a、b、c、d、e、f，g，构成字型“8”，如图（a）

所示，当在某段发光二极管上施加一定的电压时，某些段被点亮发光。不加电压则变暗，为了保护各段LED不被损坏，需外加限流电阻。 其真值表如下：

（三）原件总汇表：计数器74LS00D(U7A,U7B)，74HC390N-6V(U3A,U6A),74LS47N(U1，U5)；与门：时钟脉冲：显示器：发光二极管：电感：电容：电源 五．电路图仿真 二十四进制计数器电路仿真

六．心得体会 通过这一次的数字电路设计，是我更深的了解到了数字电路的基础知识，电路分析与计算的方法。利用仿真软件对电路进行一系列的分析仿真，更加抽象的将理论知识与实际电路结合在一起，加深了对数电一些基本定理的理解与运用。虽然在这学期中，数字电子技术基础学的不是很好，但是在这次的课程设计中通过同学的帮组还是完成了。虽然做的不是很好，但是从中也让我明白了：要想做好这个课程设计，就必须认认真真地去做，不要怕麻烦，遇到不懂的问题就要主动去问同学或者老师。和查阅材料，保持着一个积极向上的心态，发挥我们自己的主观能动性和创造了才能让我们做的更好。在这次课程设计中让我学到了很多东西，在经过我们一个学期的数字电子技术基础课后，我们已经对数字电子技术有一定的了解，让我们有了一定的基础可以独立完成数字电子技术基础课程设计了，不过当中还是遇到许多不懂的问题。

基于74LS192的任意进制计数器的设计

基于74LS192的任意进制计数器的设计 【摘要】利用集成二、十进制计数器采用置数法、置零法设计任意进制计数器，分析设计方法，给出设计案例。以集成计数器74LS192为例，运用置零法和置数法设计八进制计数器和二十四进制计数器，来讲述任意进制计数器的设计原理与基本方法。 【关键词】集成计数器;任意进制计数器的设计;置数法;置零法 一、引言 数字系统中的时序电路中，使用最多的电路就是计数器，计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。集成计数器是运用的最为广泛的一种时序部件。集成计数器的种类非常多样，如果按计数器中数字的编码方式分类，可分为二进制计数器，十进制计数器等。集成计数器中，二进制和十进制计数器比较多见，对于任意进制计数器，通常利用现有的二、十进制计数器通过反馈清零或反馈置数来实现。任意进制计数器在控制系统中经常使用，是数字电子技术教学的重点内容之一，也是学生设计性实验的难点之一，以下就以集成计数器74LS192为例，介绍在已有的计数器基础上设计任意进制计数器的方法。 二、设计依据及举例 1.74LS192的管脚图 74LS192是同步十进制可逆计数器，它由四个主从T触发器和一些门电路组成。具有双时钟输入、清零、保持、并行置数、加计数、减计数等功能。图1为74LS192的管脚图。 图1 74LS192的管脚图 图1中：CLR是清零端，高电平有效;UP是递加计数脉冲输入端;DOWN是递减计数脉冲输入端;～LOAD是置数控制端，低电平有效;～CO是进位输出端;～BO是借位输出端。ABCD是置数端口。 2.任意进制计数器M小于N的情况 假定已有的是N进制计数器，需要得到的是M进制计数器。这时就有M小于N和M大于N两种情况。 例题为用74LS192设计一个八进制计数器： 在N进制的计数器的计数顺序中，使计数器的计数状态跳过N-M的状态，

设计一个24进制计数器(时序逻辑电路设计实验 )

阶段性考核之三：【平时成绩15分】 时序逻辑部分设计型实验报告 实验题目设计一个24进制计数器 学生姓名 班级 学号 任课教师 实验成绩 完成时间2015年07月20号

实验题目设计一个24进制计数器 实验目的 本次实验要求学生设计一个24进制计数器电路。其目的在于： 1.使学生学会用555定时器自行产生时钟脉冲的设计方法； 2.使学生深入理解用已有集成计数器实现任意进制计数器的设计过 程，并用数码管显示相应数字； 3.进一步锻炼学生的动手实践能力。 具体实验要求 选用4位二进制集成计数器74LS161设计一个24进制计数器。 1.试用整体清零法仿真实现上述24进制计数器； 2.试用整体置数法仿真实现上述24进制计数器。 3.要求用实物搭接时实现上述1、2中任意一种情况即可。 4.24进制要求必须用74LS161实现，不允许用74LS160。 5.用数码管显示24个状态对应的十进制数 6.在该实验报告中要有完整的设计过程、仿真电路图和实验调试过程。 7.总结本次实验的收获、体会以及建议，填入本实验报告的相应位置 中。【收获、体会必须写！】 设计过程 一．用555定时器实现秒脉冲的设计过程 555 定时器是一种模拟和数字功能相结合的中规模集成器件。R是复位端，当其为0时，555输出低电平，平时该端开路或接VCC。Vc是控制电压端（5脚），平时输出2/3VCC作为比较器A1的参考电平，当5脚外接一个输入电压，即改变了比较器的参考电平，从而实现对输出的另一种控制，在不接外加电压时，通常接一个0.01uf的电容器到地，起滤波作用，以消除外来的干扰，以确保参考电平的稳定。T为放电管，当T导通时，将给接于脚7的电容器提供低阻放电电路。555 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。 对于555定时器构成的多谐振荡电路所产生的脉冲的周期，依据公式周期T=（R1+2R2）Cln2 可以求得，当C2为0.01uF，若C1取22uF，可计算出R1+2R2=66kΩ时可得到周期为1s,频率为1Hz的振荡信号，所以令R1=34kΩ，R2=16kΩ。 二．整体清零法实现24进制计数器 1．设计过程： 要实现整体清零，就要利用R D 端进行清零（在实际器件的端口是CLR端），即将24 进制最终清零信号分别接入两个74LS161芯片的R D 端，以实现整体清零，考虑到清

数字电路设计--------二十四进制计数器

数字电路设计 姓名： *** 学号： ****************** 班级：电信 111 专业：电子信息科学与技术 一．设计题目 二十四进制计数器的设计 二．设计要求 （1）要求学生掌握74系列的芯片和LED的原理和使用方法。 （2）熟悉集成电路的使用方法，能够运用所学的知识设计一规定的电路。 三．设计任务 （1）完成一个二十四进制的计数器。 （2）LED显示从00开始，各位计数从0—9，逢10 进1，是为计数0—5。23显示 后，又从00重新开始计数。 四．设计思路与原理 （一）设计思路框图 →→→ → （二）LED简介 LED是一种显示字段的显示器件，7个发光二极管构成七笔字形“8”，一个发 光二极管构成小数点。七段发光管分别称为a、b、c、d、e、f，g，构成字型“8”，如图 （a）所示，当在某段发光二极管上施加一定的电压时，某些段被点亮发光。不加电压则变 暗，为了保护各段LED不被损坏，需外加限流电阻。

其真值表如下： （三）原件总汇表：计数器74LS00D(U7A,U7B)，74HC390N-6V(U3A,U6A),74LS47N(U1，U5)；与门：时钟脉冲：显示器：发光二极管：电感：电容：电源 五．电路图仿真 二十四进制计数器电路仿真

六．心得体会 通过这一次的数字电路设计，是我更深的了解到了数字电路的基础知识，电路分析与计算的方法。利用仿真软件对电路进行一系列的分析仿真，更加抽象的将理论知识与实际电路结合在一起，加深了对数电一些基本定理的理解与运用。虽然在这学期中，数字电子技术基础学的不是很好，但是在这次的课程设计中通过同学的帮组还是完成了。虽然做的不是很好，但是从中也让我明白了：要想做好这个课程设计，就必须认认真真地去做，不要怕麻烦，遇到不懂的问题就要主动去问同学或者老师。和查阅材料，保持着一个积极向上的心态，发挥我们自己的主观能动性和创造了才能让我们做的更好。在这次课程设计中让我学到了很多东西，在经过我们一个学期的数字电子技术基础课后，我们已经对数字电子技术有一定的了解，让我们有了一定的基础可以独立完成数字电子技术基础课程设计了，不过当中还是遇到许多不懂的问题。

24进制计数器

24进制计数器的VHDL语言设计 默认分类2008-01-11 09:55:57 阅读1772 评论4 字号：大中小 摘要: 介绍了使用VHDL语言设计24进制计数器, 给出了功能仿真波形, 举例说明了实现电子设计自动化(EDA ) 的过程。 关键词: VHDL语言; 24进制计数器; 功能仿真; 电子设计自动化 一、前言： EDA技术的应用:电子EDA技术发展迅猛，逐渐在教学、科研、产品设计与制造等各方面都发挥着 巨大的作用： 在教学方面：让学生了解EDA的基本原理和基本概念、描述系统逻辑的方法、使用工具进行电子电路课程的模拟仿真实验并在作毕业设计时从事简单电子系统的设计，为今后工作打下基础。具有代表性的 是全国每两年举办一次大学生电子设计竞赛活动。 在科研方面：主要利用电路仿真工具进行电路设计与仿真；利用虚拟仪器进行产品调试；例如在CDMA无线通信系统中，所有移动手机和无线基站都工作在相同的频谱，为区别不同的呼叫，每个手机有一个唯一的码序列，CDMA基站必须能判别这些不同观点的码序列才能分辨出不同的传呼进程；这一判别是通过匹配滤波器的输出显示在输人数据流中探调到特定的码序列；FPGA能提供良好的滤波器设计，而且能完成DSP高级数据处理功能，因而FPGA在现代通信领域方面获得广泛应用。 在产品设计与制造方面：从高性能的微处理器、数字信号处理器一直到彩电、音响和电子玩具电路等，EDA技术不单是应用于前期的计算机模拟仿真、产品调试，而且也在P哪的制作、电子设备的研制与生产、电路板的焊接、朋比的制作过程等有重要作用。可以说电子EDA技术已经成为电子工业领域不可缺 少的技术支持。 EDA技术发展趋势:EDA技术在进入21世纪后，，在仿真和设计两方面支持标准硬件描述语言的功能强大的EDA软件不断更新、增加，使电子EDA技术得到了更大的发展，突出表现在以下几个方面：使电子设计成果以自主知识产权的方式得以明确表达和确认成为可能；基于EDA工具的ASIC设计标准单元已涵盖大规模电子系统及IP核模块；软硬件IP核在电子行业的产业领域、技术领域和设计应用领域得到进一步确认；SoC高效低成本设计技术的成熟。随着半导体技术、集成技术和计算机技术的迅猛发展，电子系统的设计方法和设计手段都发生了很大的变化。可以说电子EDA技术是电子设计领域的一场革 本文用VHDL语言设计了一个24进制计数器, 举例说明利用VHDL语言实现电子设计自动化(EDA) 的过程 二、24进制计数器的设计 24进制计数器设计VHDL语言： LIBRARY IEEE;

EDA 24进制计数器的设计

《EDA技术》课程实验报告 学生姓名：黄红玉 所在班级：电信100227 指导教师：高金定老师 记分及评价： 一、实验名称 实验1：24进制计数器的设计 二、任务及要求 【基本部分】5分 1、在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采 用反馈置数法，完成一个24进制同步计数器的设计，并进行时序仿真。 2、要求具备使能功能和异步清零功能。 3、设计完成后生成一个元件，以供更高层次的设计调用。 4、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。 三、实验程序（原理图） 四、仿真及结果分析

在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，设计一个24进制同步计数器的思路是，一片74160计数器作为个位计数，一片用来十位计数，要实现同步24进制，则个位接成0011，十位接成0010，再用一个四输入（一段接一个使能信号EN）的与非门接到两片74160计数器上的置数端LDN。把原理图在QuartusII上画成后，进行编译，编译无误后，在新建一个波形文件，添加所有引脚，设置输入引脚的波形，最后在进行波形编译，无误后即可达到想要的24进制。然后再根据EPF10K30E144芯片引脚对照，输入各个输入输出引脚的引脚号，再链接到试验箱检验，观察数码管的显示结果。 五、硬件验证 1、选择模式：模式7 2、引脚锁定情况表： 六、小结 经过这次的实验工作，让我知道了许多的东西，也对QuartusII这个软件的一个初步认识及应用，也让我了解了许多在书本上所学不到的知识和技能，这为我们在以后的工作起了非常重要的作用。

四位二进制加法计数器

学院信息学院专业通信工程姓名陈洁学号02 设计题目数字系统课程设计 内容四位二进制加法计数器 技术参数和要求0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111→0000 缺0100→0101 设计任务 1.按要求设计VHDL程序， 2.在Xinlinx Ise环境中运行程序并输出仿真波形。 工作进度和安排第18周： 1.学习Xinlinx Ise软件知识，熟悉软件相关操作； 2.学习multsim软件知识，熟悉其在画逻辑电路时的应用； 3.查阅相关资料，学习时序逻辑电路设计知识。 第20周： 1.按要求编写程序代码，； 2.运行并输出仿真波形； 3.程序下载到电路板测试； 4.利用multsim软件，设计时序电路； 5.运行并验证结果； 6.撰写报告。 指导教师（签字）： 年月日学院院长（签字）： 年月日

目录 一．数字系统简介 (3) 二．设计目的和要求 (3) 三．设计内容 (3) 四．VHDL程序设计 (3) 五．波形仿真 (11) 六. 逻辑电路设计 (12) 六．设计体会 (13) 七．参考文献 (13)

一．数字系统简介 在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统的设计分解为逻辑设计（前端），电路实现（后端）和验证桑相互独立而又相关的部分。由于逻辑设计的相对独立性就可以把专家们设计的各种数字逻辑电路和组件建成宏单元或软件核，即ip库共设计者引用，设计者可以利用它们的模型设计电路并验证其他电路。VHDL这种工业标准的产生顺应了历史潮流。 二．设计目的和要求 1、通过《数字系统课程设计》的课程实验使电子类专业的学生能深入了解集成中规 模芯片的使用方法。 2、培养学生的实际动手能力，并使之初步具有分析，解决工程实际问题的能力。三．设计内容 四位二进制加计数，时序图如下： 0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111 →0000 缺0100→0101 。由JK触发器组成4位异步二进制加法计数器。 四．VHDL程序设计 四位二进制加计数，缺0100，0101（sw向上是0(on)；灯亮为0） LIBRARY IEEE; USE entity count10 is PORT (cp,r:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10; ARCHITECTURE Behavioral OF count10 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r='0' then count<="0000"; elsiF cp'EVENT AND cp='1' THEN if count="0011" THEN count <="0110"; ELSE count <= count +1; END IF; end if; END PROCESS; q<= count; end Behavioral;

24进制计数器设计报告.doc

24进制计数器设计报告 单时钟同步24进制计数器课程设计报告1.设计任务1.1设计目的1.了解计数器的组成及工作原理。 2.进一步掌握计数器的设计方法和计数器相互级联的方法。 3.进一步掌握各芯片的逻辑功能及使用方法。 4.进一步掌握数字系统的制作和布线方法。 5.熟悉集成电路的引脚安排。 1.2设计指标1.以24为一个周期，且具有自动清零功能。 2.能显示当前计数状态。 1.3设计要求1.画出总体设计框图，以说明计数器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向。 并以文字对原理作辅助说明。 2.设计各个功能模块的电路图，加上原理说明。 3.选择合适的元器件，利用multisim仿真软件验证、调试各个功能模块的电路，在接线验证时设计、选择合适的输入信号和输出方式，在确定电路充分正确性同时，输入信号和输出方式要便于电路的测试和故障排除。 4.在验证各个功能模块基础上，对整个电路的元器件和布线进行合理布局。 5.打印PCB板，腐蚀，钻孔，插元器件，焊接再就对整个计数器电路进行调试。

2.设计思路与总体框图.计数器由计数器、译码器、显示器三部分电路组成，再由555定时器组成的多谐振荡器来产生方波，充当计数脉冲来作为计数器的时钟信号，计数结果通过译码器显示。 图1所示为计数器的一般结构框图。 十位数码显示管译码驱动异步清零计数器计数脉冲(由555电路产生)个位位数码示像管译码驱动异步清零计数器强制清零▲图1计数器结构框图3.系统硬件电路的设计3.1555多谐荡电路555多谐振荡电路由NE555P芯片、电阻和电容组成。 由NE555P的3脚输出方波。 ▲图2555电路3.2计数器电路集成计数芯片一般都设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分。 有的集成计数器采用同步方式，即当CP触发沿到来时才能完成清零或置数任务；有的集成计数器则采用异步方式，即通过触发器的异步输入端来直接实现清零或置数，与CP信号无关。 本设计采用异步清零。 由2片十进制同步加法计数器74LS160（图2-1-1）、一片与非门74LS00（图2-1-2）和相应的电阻、开关。 由外加送来的计数脉冲（由555电路产生）送入两个计数器的CLK端，电路在计数脉冲的作用下按二进制自然序依次递增1，当个位计数到9时，输出进位信号给十位充当使能信号进位。

24进制计数器设计VHDL语言

24进制计数器设计VHDL语言： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ESJZ IS PORT( CLK :IN STD_LOGIC; --时钟 EN :IN STD_LOGIC; --使能端 CR :IN STD_LOGIC; --清零端，低电平有效 LD :IN STD_LOGIC; --数据载入控制，低电平有效 D :IN STD_LOGIC_VECTOR(5 DOWNTO 0); --载入数据端CO : OUT STD_LOGIC; --进位 Q :OUT STD_LOGIC_VECTOR(5 DOWNTO 0) --计时输出); END ESJZ ; ARCHITECTURE a OF ESJZ IS SIGNAL QN :STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN --进位控制 CO<='1' WHEN(QN=X"23" AND EN='1') ELSE'0'; PROCESS(CLK,CR) BEGIN IF (CR='0')THEN

QN<="000000"; ELSE IF (CLK'EVENT AND CLK='1') THEN IF (LD='0') THEN --数据加载 QN<=D; ELSIF(EN='1') THEN IF (QN(3 DOWNTO 0)=3 and QN(5 DOWNTO 4)=2) or QN(3 DOWNTO 0)=9 THEN QN(3 DOWNTO 0)<="0000"; --个位数进位 IF QN(5 DOWNTO 4)=2 THEN QN(5 DOWNTO 4)<="00"; --十位数进位 ELSE QN(5 DOWNTO 4)<= QN(5 DOWNTO 4)+1; END IF; ELSE QN(3 DOWNTO 0)<= QN(3 DOWNTO 0)+1; END IF ; END IF; END IF ; END IF; END PROCESS; Q<=QN; end a;

四位二进制计数器

四位二进制计数器设计 班级：电子S102 姓名刘利勇学号：103511 一：实验目标 掌握用VHDL语言设计异步复位、同步使能的四位二进制加法计数器的编程方法， RST是异步清零信号，高电平有效；CLK是时钟信号；ENA是同步使能信号，高电平使能。OUTY是4位数据输出端。COUT是进位端。在复位信号为低电平，使能信号为高电平并且有时钟输入的时候，计数器自加，直到溢出，自动复位。 二：实验仪器 PC机一台，实验箱一套 三：实验步骤 1、新建一个工程目录，在该工程目录下新建一个文本输入文件。 2、在新建的文件中输入以下实验程序，并把该文件以CNT4B.VHD为文件名保存在该新建的工程文件夹下。

3、把该文本文件设置成当前文件。 4、运行编译器，检测该文本文件的错误，直到编译通过。 5、新建波形文件，在该文件中输入信号节点，设置仿真时间，运行仿真器，观测仿真波形。

6、软件仿真正确无误后，选择目标器件。 7、引脚锁定。其中时钟信号选择1引脚，使能引脚和复位引脚分别接一位拨动开关。溢出端接一个发光二极管，数据输出端接一个数码管。数据的高位接数码管的高位，数据的低位接数码管的低位。 9、重新编译。

10、编程下载，硬件调试。观测硬件结果，复位波动开关置为低电平，使能波动开关置为高电平，则数码管依次循环显示0到F，显示到F时，LED灯亮，说明发生溢出进位。当复位端有效时，计数器复位。使能端为低电平时，计数器不计数。 四、实验注意事项 1、注意输入程序后保存，以VHD为后缀名保存，不要使用默认保存格式，否则编译不通过。 2、引脚锁定时，要把输出端的高位和数码管的高位缩地，低位和低位锁定。这样才能按从0到F的顺序自加1显示。否则会数码管译码错误，会出现数字跳变。

4位同步二进制加法计数器

4位同步二进制加法计数器 一、实验目的 1、熟悉在EDA平台上进行数字电路集成设计的整个流程。 2、掌握Max+PlusⅡ软件环境下简单的图形、VHDL文本等输入设计方法。 3、熟悉VHDL设计实体的基本结构、语言要素、设计流程等。 4、掌握利用Max+PlusⅡ的波形仿真工具验证设计的过程。 5、学习使用JTAG接口下载逻辑电路到可编程芯片，并能调试到芯片正常工作为止。 二、实验设备 １．软件 操作系统：Windows 2000 EDA软件：MAX+plus II 10.2 ２．硬件 EDA实验箱：革新EDAPRO/240H 三、实验原理 1.设计分析 4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. 2.VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity cnt4e is port(clk,clr:in std_logic; cout:out std_logic; q:buffer integer range 0 to 15); end cnt4e; architecture one of cnt4e is begin process(clk,clr) begin if clk'event and clk='1'then if clr='1'then if q=15 then q<=0; cout<='0'; elsif q=14 then q<=q+1; cout<='1'; else q<=q+1; end if; else q<=0;

VHDL设计一个24进制BCD码计数器。

： 设计一个24进制BCD码计数器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY h24 IS PORT( CLK1HZ : IN STD_LOGIC; EN : IN STD_LOGIC; LOW : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); HIGH : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END h24; ARCHITECTURE rtl of h24 IS SIGNAL LOW_REG : STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"; SIGNAL HIGH_REG : STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"; SIGNAL CLR : STD_LOGIC:='0'; BEGIN --个位计数 LOW_PROC:PROCESS(CLK1HZ,EN,CLR) BEGIN IF rising_edge(CLK1HZ) THEN IF EN = '1' THEN IF LOW_REG = "1001" OR CLR = '1' THEN --23：59进位 LOW_REG <= "0000"; ELSE LOW_REG <= LOW_REG + '1'; END IF; END IF; END IF; END PROCESS; LOW <= LOW_REG; --十位计数

24进制计数器

课程设计24进制计数电路 专业：XXX 班级：XXX 姓名：XXX 学号：888 指导老师：XXX

一、计数器简介 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D 触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 计数器按照计数进制把计数器分为二进制计数器、十进制计数器等等。本设计是24进制计数器，为数字钟模块之一。 二、计数器设计框图 三、 译码显示译码显示 改进为二十四进制计数器 74ls160 74ls160 脉冲输入 复位按钮

通过单刀双掷开关选择计数脉冲 选择计数脉冲，其中，按钮式计数脉冲输入端，每按下一次，计数加一。 四、秒计数脉冲 555定时器是一种模拟电路和数字电路相结合的中规模集成器件，它性能优良，适用范围很广，外部加接少量的阻容元件可以很方便地组成单稳态触发器和多谐振荡器，以及不需外接元件就可组成施密特触发器。该电路有一个秒脉冲控制端，用于开启及停止脉冲输入。

由多谐振荡器原理，结合上图可知其振荡周期T=T1+T2。T1为电 容充电时间，T2为电容放电时间。 充电时间：C )R R (7.02Cln )R R (T 21211+≈+= 放电时间：C R 7.0Cln2R T 222≈= 矩形波的振荡周期：)C 2R R 7.0)C 2R ln2(R T T T 212121+≈+=+=（ 555组成的多谐振荡器实际电路参数R1 = R2 =510 K RC 振荡器电容为1uF ，五号管脚所接的Cs 为10PF 。 所以其振荡周期： 1.071s 0.7*1.53)C R 0.7(R )Cln2R (R T T 21211==+≈+== 所以其周期为约为1s. 五、二十四进制计数器 利用74ls160把高位和低位端的脉冲通过一个与非门同时送入高位和低位的MR 非端，同时清为二十四进制。

4位二进制计数器实验

计算机组成原理 实验报告 院系： 专业： 班级： 学号： 姓名： 指导老师： 2014年11月20日

实验一 4位二进制计数器实验 一、实验环境 1. Windows 2000 或 Windows XP 2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。 二、实验目的 1、熟悉VHDL 语言的编写。 2、验证计数器的计数功能。 三、实验要求 本实验要求设计一个4位二进制计数器。要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。（其次要求下载到实验版实现显示） 四、实验原理 计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下： 计数器的种类??????? ?????????????????????进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器 加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。 同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。因此不能使用T′触发器。应控制触发器的输入端，即将

24进制计数器设计说明

人文科技学院 课程设计报告 课程名称：电子技术基础课程设计 设计题目：24进制数字电子钟时计器、译码显示电路 系别： 专业： 班级： 学生: 学号： 起止日期: 2009/06/01————2009/06/18 指导教师: 教研室主任：

摘要 24进制数字钟是一种用数字电路技术实现时计时的装置，与机械式时钟相比具有更高的准确性和直观性。此次设计与制作24进制电子数字钟时计数、译码、显示电路需要了解组合逻辑电路和时序逻辑电路；了解集成电路的引脚安排；了解各种时计数、译码芯片的逻辑功能及使用方法；了解数字钟的原理。本次设计是基于24进制电子数字钟的原理，实现具有24进制清零功能的电子钟，它主要由脉冲、10进制加法器74LS160、译码器74LS48、共阴极LED数码管等四个模块构成。脉冲本利用555设计一个多谐振荡器，但由于制板受单面板限制，故撤销了555设计的多谐振荡器，而直接由实验室提供脉冲。各功能模块在QuartusⅡ软件中先由VHDL语言描述出，然后将其打包成可调用的元件，再利用原理图输入法将各模块按功能连接起来就得到顶层文件的原理图。这时，再进行时序仿真、引脚锁定和嵌入逻辑分析仪之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。

关键词：加法器;译码器;显示数码管

目录 设计要求 (1) 前言 (1) 1.方案论证与对比 (2) 1.1方案一 (2) 1.2方案二 (2) 1.3两种方案的对比 (3) 2、各功能模块设计 (3) 2.1计数器电路 (3) 2.2译码驱动电路 (5) 2.3共阴极七段数码管显示器 (6) 3、调试与操作说明 (8) 3.1电路仿真效果图 (8) 3.2P ROTEL电路印刷板原理图及印刷板制版电路图 (9) 3.3实际电路系统的制作及测试 (10) 3.4电路板的测试情况、参数分析与实际效果 (10) 4、心得与体会 (11) 5、元器件及仪器设备明细 (12) 6、参考文献 (12) 7、致 (13)