EDA复习要点

EDA复习要点（前几章概念，6、7、8章重点）

1、功能仿真与时序仿真有什么区别？｛课后习题1.10｝

不考虑信号延时等因素的仿真称功能仿真。时序仿真是在选择了具体器件并完成了布局布线后进行的包含延时的仿真。｛11页｝

2、FPGA与ASIC在概念上有什么区别？

FPGA是一种半定制的器件，器件内已做好各种逻辑资源，用户只需对器件内的资源编程连接就可实现所需要的功能。ASIC指用全定制的方法来实现设计的方式，它在最底层，即物理版图级实现设计，因此也称为掩膜ASCI｛7页｝

3、基于FPGA\CPLD器件的数字系统设计流程包括那些步骤？

设计输入、综合、FPGA\CPLD器件适配、仿真和编程下载

4、CPLD和FPGA在机构上有什么区别，各有什么特点？｛2.6｝

CPLD在结构上主要采用以与或阵列结构为主构成，即基于乘积项。

而大部分FPGA器件采用了查表结构，其物理结构是静态存储器（SRAM），N个输入项的逻辑函数可以由一个2的N次方位容量的SRAM来实现（说明，可不写）｛30｝

5、Verilog HDL包括4个主要部分：模块声明、端口定义、信号类型声明、逻辑功能描述

6.0、Verilog HDL中的常量主要有3种类型：整数、实数和字符串｛121页｝

6、数据类型是用来表示数字电路中的物理连线、数据存储和传输单元等物理量的。数据类型有两种：net 型和nariable型。Net 型常用的有wire、tri，Variable型包括reg、interger等｛124｝

7、Net型变量有两种驱动方式，一种是在结构描述中将其连接到一个门元件或模块的输出端；另一种方式是用持续赋值语句assign对其进行赋值。如果net型变量没有连接到驱动，其值为高阻态Z｛124｝

8、variable变量必须放在过程语句【initial、always】中｛125｝

9、在Verilog HDL语言中，用参数parameter来定义符号常量。参数常用来定义延时和变量的宽度。｛127｝

*、看看位拼接运算符｛133｝

10、敏感信号分为两种类型：边沿敏感型和电平敏感型（不建议两种放一起用）｛137｝

11、过程赋值有阻塞赋值和非阻塞赋值｛142｝

*、看看casez和casex语句使用｛146｝（？代表Z）

12、有三种方式描述逻辑电路：门级结构描述、行为描述、数据流描述｛看下167页的2选1MUX和172页的基本门电路描述方法例题｝

13 quartus II设计开发流程：设计输入、编译、仿真与定时分析、编程、在线测试

14、将Megafunction 库中按功能模块划分可以为：算术运算模块、逻辑门库、存储器、IO模块库｛85｝

15、宽度为1位的变量称为标量；宽度大于1位的变量称为向量｛127｝

16、在TOP-DOWN的设计中，将设计分成几个不同的层次：系统级、功能级、门级、开关级，按照自上而下的顺序在不同的层次上，对系统进行设计与仿真。

17、CPLD（如MAX7000S）器件主要由以下及部件构成：宏单元、可编程连线阵列、IO 控制块

18、FPGA（如XC4000）器件主要由3部分组成：可配置逻辑块（CLB）、输入\输出模块、布线通道

19、奇数分频方法：用两个计数器，一个由输入时钟上升沿触发，一个由输入时钟下降沿触发，最后将两个计数器的输出相或。｛197｝

课本中需看的例题

【例5.1~2】｛106｝—【例5.5】—【例7.1】｛136｝—【例7.12】｛145｝【例8.19】｛171｝实验3和4或【例10.10】｛230｝看看

选看例题:【7.11】｛144｝——【例7.15】｛148｝——【例8.27】｛174｝

以下是一个例题程序语句说明

在这里所能讲的就这些了，还是需要自己看些书的

重庆大学期末EDA复习纲要(优.选)

1、题型 填空10*2’简答4*5’分析3*10’（程序分析，画出对应波形图；给出程序，画出电路）设计2*15’（要求条例分明，逻辑清晰） 2、考点 一、EDA设计流程 1、E DA设计流程：设计输入、综合、适配、时序仿真及功能仿真、编程下 载、硬件测试 2、设计输入：图形输入、HDL文本输入。图形输入：原理图输入、状态图 输入和波形图输入。 3、时序仿真：接近真实器件运行特性的仿真，仿真文件中包含了器件硬件特 性参数，仿真精度高。 4、功能仿真：直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测 试，以了解其实现的功能是否满足原设计要求，仿真过程不涉及任何具体器件的硬件特性。设计耗时短，对硬件库、综合器等没有任何要求。一般先进行功能测试再进行时序仿真。 二、FPGA/CPLD 1、CPLD：乘积项原理FPGA:查找表原理 三、有限状态机设计 1、状态编码：状态位直接输出型编码、顺序编码、一位热键编码 2、状态位直接输出型编码：将状态编码直接输出作为控制信号，即output=state，要求对状态机个状态的编码做特殊的选择，以适应控制时序的要求。 3、顺序编码：000-→001-→010-→011-→100-→101-→110-→111,8位状态机只

需要三个状态机。 4、一位热键编码：用n个触发器实现具有n个状态的状态机，状态机中的每一位都由其中一个触发器的状态表示。 100000-→010000-→001000--→000100-→000010-→000001。 四、VHDL文字规则 1、整数、实数（必须带有小数点）、物理量文字（VHDL不接受此类文字），如：60s，100m 2、字符串：一维的字符数组。字符以单引号标示，字符串以双引号标示。文字字符串：双引号括起的一段文字。数字字符串，预定义的数据类型BIT的一位数组。B:二进制；O：八进制，每位位矢数组长度3；X：十六进制，每位位矢数组长度4。 3、标识符：必须以英文字母开头、必须是单一的下划线，且其前后必须是字母或数字；允许包含图形符号（回车、换行等），也允许包含空格。 4、操作符：逻辑操作符，关系操作符，算术操作符。 逻辑操作符：and，or，xor，xnor等等；关系操作符：=，<=,>=,<,>等等；算术运算符：加减乘除移位等等。 五、属性描述语句。 1、信号类属性：event，stable与之相反。对于目前的VHDL综合器，Event 只能用于if、when语句中。 2、数据区间属性：’range[(n)]以及’reverse_range[(n)]，两者返回次序相反，前者与原序列相同，后者相反。返回值是一个区间。 Eg：signal range1: in std_logic_vector（7 downto 0）。

EDA实验指导书

实验一上机学习电路原理图的绘制（2） 一、设计目的 1. 掌握PROTEL软件的安装、运行及卸载，掌握Protel 99 SE的基本操作； 2. 掌握设计管理器的使用和设计环境的设置，熟悉常用元件库和各主要菜单及命令的使用； 3．学习电路原理图的基本绘图方法 二、设计内容 1.设置原理图的环境参数，添加相应的元件库文件 2.绘制课本P92页的一个D/A功能模块电路图，其中由一片12位的D/A、两片运放、一些电阻和电容组成 图1-1 实验1电路原理图实例 三、设计设备和仪器 1．计算机 1 台（CPU要求Pentium 166MHz以上，推荐内存应为16MB以上，显示器分辨率为800×600(或1024×768)模式。） 2.Protel 99SE 软件 四、设计方法 根据电路图加载相应的元件库文件，然后选择放置电子元件，编辑各元件并精确调整元件位置。对放置好的元件根据例图连接导线，绘制总线和总线出入端口，放置网络标号及电源和输入输出端口。最后放置注释文字。 五、实验步骤 （1）新建名为自己学号姓名的设计数据库 点击“NEW新建”新建数据库文件 在上图所示的选项栏里设置名为自己姓名学号的数据库文件 （2）建立名为自己姓名的原理图文件

点击上图所示图标建立名为自己姓名的原理图文件（3）进入原理图设计环境，修改文件名并修改图纸大小为A4 点击下图中“Options”选项设置图纸大小 （4）加载常用元件库 （5）从元件库中选出需用元件放在原理图设计工作面上 （6）利用绘图工具对所有元器件进行连线 最终原理图如图所示。 六、设计报告 1．明确实验目的和实验要求； 2．写出详细的实验内容和步骤； 3．写出实验中遇到的问题及改正的方法 七、注意事项 熟悉绘图工具的功能和用法是绘制好电路原理图的关键。

EDA复习资料要点全

.- 主要知识点 1、从执行方式看VHDL的描述语句包括那些描述语句？ 用VHDL语言进行设计时，按描述语句的执行顺序进行分类，可将VHDL语句分为顺序执行语句（Sequential）和并行执行语句（Parallel）。 2、目前流行的硬件描述语言有那些？ 常用的硬件描述语言有ABEL-HDL AHDL.VHDL和 Verilog-HDL.而VHDL和Verilog-HDL是当前最流行的并成为IEEE标准的硬件描述语言。 3、MAX+PLUS2中各种文件的扩展名有哪些？ *.vhd *.sym *.gdf *.scf 4、基于MAX+PLUS2的设计流程 设计输入、编译处理、验证（包括功能仿真、时序仿真、和定时分析）和器件编程 5、目前较流行的EDA设计软件有那些？ ALTERA公司： MAX+PLUS II QUARTUS II（全新的EDA软件，正在逐步替代 MAX+PLUS) LATTICE莱迪思公司： isp EXPERT SYSTEM isp DesignExpert SYSTEM XILINX西林公司： FOUNDATION ISE（全新的EDA软件，正在逐步替代FOUNDATION）6、可编程逻辑器件的分类？按照变成工艺分哪些类？ SPLD 简单可编程逻辑器件 CPLD 复杂可编程逻辑器件 FPGA 现场可编程门阵列 ISP 在系统（线）可编程逻辑器件 按编程工艺分为：熔丝开关（一次可编程，要求大电流）可编程低阻电路元件（多次编程，要求中电压） EPROM型（紫外线擦除电可编程逻辑器件） E PROM型（电可擦写编程器件） 基于SRAM的编程元件 7、VHDL程序设计中常用的库有那些？哪些库是显式（默认打 开的）的，哪些是隐式的？P159 VHDL程序设计的常用库：IEEE库、STD库、WORK库、VITAL 库、用户定义库。 显示库：IEEE库用户定义库 VITAL库 隐式库：、STD库、WORK库 8、程序包由那两部分组成？分别有什么作用？ P161 程序包由两部分组成：程序包首和程序包体，程序包首为程序包定义接口，声明包中的类型、元件、函数和子程序。程序包体规定程序包的实际功能，存放说明中的函数和子程序。 9、常用的预定义程序包有哪些？如何调用？P163 常用的预定义的程序包：STD_LOGIC_1164程序包、 STD_LOGIC_ARITH程序包、STD_LOGIC_UNSIGNED和 STD_LOGIC_SIGNED程序包、STANDARD和TEXTIO程序包。 10、目前国际上较大的EDA器件制造公司有那些？ ALTERA公司、LATTICE莱迪思公司、XILINX西林公司11、VHDL常用的预定义数据类型有哪几种，分别在哪些程序包 中？如何调用？ 答：布尔（BOOLEAN）数据类型，位（BIT）数据类型，位矢量（BIT_VECTOR）数据类型，字符（CHARACTER）数据类型。 12、数据类型的转换有哪几种方法？P114 函数转换法、类型标记转换法和常数转换法。 13、可以构成标识符的字符有？ 有效的字符：（1）包括26个大小写英文字母，数字0～9以及下划线“_”。（2）任何标识符必须以英文字母开头。（3）必须是单一下划线“_”，且其前后都必须有英文字母或数字。（3）标识符中的英文字母不分大小写。（4）允许包含图形符号（如回车符、换行符等），也允许包含空格符。（5）VHDL的保留字不能用于作为标识符使用。 14、可编程器件（PLD）分为哪两类？ 答：根据编程特性分为一次编程和重复编程两类 15、标准逻辑位数据类型常用的数值有哪几种？ ‘U’--未初始化的，‘X’--强未知的，‘0’--强0，‘1’--强1，‘Z’--高阻态，‘W’--弱未知的，‘L’--弱0，‘H’--弱1，‘-’--忽略。 16、完整的条件语句将产生什么电路，不完整的条件语句将产 生什么电路？ 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路 17、信号和变量有什么区别？P121 （1）信号赋值至少有δ延时，而变量赋值没有延时。 （2）信号除当前值外有许多相关的信息，而变量只有当前值。（3）进程对信号敏感而对变量不敏感。 （4）信号可以是多个进程的全局信号；而变量只在定义它们的顺序域可见（共享变量除外）。 （5）信号是硬件中连线的抽象描述，它们的功能是保存变化的数据和连接子元件，信号在元件的端口连接元件。变量在硬件中没有类似的对应关系，它们用于硬件特性的高层次建模所需要的计算中。 （6）信号赋值和变量赋值分别使用不同的赋值符号“<=”和“：=”，信号类型和变量类型可以完全一致，也允许两者之间相互赋值，但要保证两者的类型相同。 18、VHDL作为工业标准，是由那个机构制定并公布的。 IEEE 19、实体部分的端口模式有四个类型。 O U T单向输出端口 I N单向输入端口 I N O U T输入输出双向端口 BUFFER 反馈式双向端口

EDA实验指导 基于FPGA的动态扫描电路设计new

FPGA实验指导及记录 实验三基于FPGA的数码管动态扫描电路设计 1.实验目的： （1）掌握FPGA工作的基本原理、FPGA硬件平台的使用； （2）熟悉7段数码管显示译码电路的设计。 （3）掌握数码管动态扫描显示原理及动态扫描电路的设计。 2.实验任务：利用FPGA硬件平台上的6位数码管动态显示计数器输出数据。 3.电路设计 （1）顶层电路 由分频模块fre_div，计数器模块counter100，译码显示模块diaplay构成。分频模块fre_div将可将实验平台晶体振荡器提供的50MHz时钟信号分频，输出500Hz，1KHz及1Hz三种信号备用，conter100模块实现模100计数功能，display模块为数码管动态显示模块，实现计数数字在6位数码管上的动态显示。 （2）分频器模块fre_div 该模块已经设计完成，存放在F盘502文件夹里，使用时请自行拷贝至当前工程文件夹，并按设计需要选择合适的输出。 （3）计数器模块counter100 该计数器模块实现模100计数。此处同学们应掌握数据总线的画法。

（4）译码显示模块display 该模块由counter6模块，dig_select模块，seg_select模块以及decoder模块构成，请同学们自行完成该模块总体设计，当display模块的输入信号scanclk频率为1KHz时，数码管扫描周期为36ms，每次扫描每位数码管显示时长6ms。各子模块设计思路如下。 a)counter6模块 该模块需使用74390设计一个模6的计数器。请在空白处做预设计，画出电路图。 b)dig_select模块 该模块用于选择6位数码管中的某一位显示相应字形。74138为3-8译码器，功能表见附录。

EDA复习题(终)(2)精编版

《电子设计自动化》复习题 一．选择题 1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_____C__。 A. CPLD即是现场可编程逻辑器件的英文简称； B. CPLD是基于查找表结构的可编程逻辑器件； C. 早期的CPLD是从GAL的结构扩展而来； D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构； 2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___C______是错误的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的 网表文件； B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并 且这种映射关系不是唯一的； C.综合是纯软件的转换过程，与器件硬件结构无关； D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为_____B_____。 A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； B.提供设计的最总产品----掩膜； C.以网表文件的形式提交用户，完成了综合的功能块； D.都不是。 4．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的___B___。 A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计； B.原理图输入设计方法无法对电路进行功能描述； C.原理图输入设计方法一般是一种自底向上的设计方法； D.原理图输入设计方法也可进行层次化设计。 5．嵌套使用IF语句，其综合结果可实现_____A___。 A.带优先级且条件相与的逻辑电路； B.条件相或的逻辑电路； C.三态控制电路； D.双向控制电路。 6．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行

EDA实验指导书

实验一 MAX+PLUSII软件的使用 [实验目的] 掌握MAX+PLUSII软件的使用。 [实验内容] 学习MAX+PLUSII软件的设计操作步骤。 [实验原理] MAX+PLUSII软件介绍。 MAX+PLUSII软件功能简介： 1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor) MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。 3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器的工具条可以容易方便的生成波形和编辑波形。 4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。 5 器件编程 当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。[实验步骤] 设计过程如下： 1)输入项目文件名(File/Project/Name) 2)输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式) (Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ/Waveform Editor) 3)指定CPLD型号(Assign/Device) 4)设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5)保存并检查源文件(File/project/Save & Check) 6)指定管脚(Max+plusⅡ/Floorplan Editor) 7)保存和编译源文件(File/project/Save & Compile) 8)生成波形文件(Max+plusⅡ/Waveform Editor) 9)仿真(Max+plusⅡ/Simulator) 10)下载配置(Max+plusⅡ/Programmer) [实验报告要求] 不做要求。 实验二简单组合逻辑电路设计 [实验目的] 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。

EDA基础知识复习要点.doc

EDA知识要点： 2.VHDL 数据对象有:（1）常量（CONSTANT）（2）变量（VARIABLE）（3）信号（SIGNAL） 3.VHDL语言中的逻辑操作符有：AND与、OR或、NOT非、NAND与非、NOR或非XOR异或、XNOR同或七种 4.目前较流行的集成EDA开发环境（软件）有:MAX+PULSII和QUARTUS II 5.什么是EDA技术？EDA 技术就是以计算机为工作平台、以EDA软件工具为开发环境、以硬 件描述语言为设计语言、以ASIC（App 1 ication Specific Integrated Circuits）为实现载体的电子产品自动化设计的过程 8.简述EDA技术经历了那几个发展阶段。1）. CAD （计算机辅助设计）阶段 2）. CAE（计算机辅助工程）阶段3）. ESDA （电子系统设计自动化）阶段 9.写出元件例化语句语句格式，并说明其作用。元件例化语句山两部分组成，前一部分是把一个现成的设计实体定义为一个元件，第二部分则是此元件与当前设计实体中的连接说明，它们的完整的语句格式如下： COMPONENT 元件名TS 一元件定义语句 GENERIC （类属表）； PORT （端口名表）; END COMPONENT ； 例化名：元件名PORT MAP （一元件例化语句 ［端口名二＞］连接端口名，...）； 10.试比较图形输入法和文本输入法有何优缺点？ 11.结构体的语言格式与作用。 ARCHITECTURE结构体名0F实体名IS （说明语句）用来说明和定义数据对象类型等，可省略 BEGIN （功能描述语句）用来描述内部电路功能的，不可省略 END ARCHITECTURE 结构体名； 结构体用来描述设计实体的结构或行为，即描述一?个实体的功能，把设计实体的输入和输出 之间的联系建立起来。

09EDA实验指导书

EDA实验指导书

目录 实验一基于QUARTUSII图形输入电路的设计 (2) 实验二含异步清零和同步使能的加法计数器 (5) 实验三图形和VHDL混合输入的电路设计 (7) 实验四矩阵键盘接口电路的设计 (10) 实验五交通灯控制电路实验 (16) 附图EP1K10TC100管脚图 (24) 主芯片：ACEX 1K 系列的EP1K10TC100-3 下载电缆：Byte Blaster II

实验一基于QUARTUSII图形输入电路的设计 一、实验目的 1、通过一个简单的3线—8线译码器的设计,掌握组合逻辑电路的设计方法。 2、初步了解QUARTUSII原理图输入设计的全过程。 3、掌握组合逻辑电路的静态测试方法。 二、实验原理 3线-8线译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入输出 D2 D1 D0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 3线-8线译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使 能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表 示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使 能输入端时，程序如何设计。 三、实验内容 在本实验中，用三个拨动开关来表示3线-8线译码器的三个输入（D2-D0）；用

EDA考试复习试题及答案

EDA考试复习试题及答案 EDA考试复习试题及答案 一、选择题：(20分) 1.下列是EDA技术应用时涉及的步骤： A.原理图/HDL文本输入; B.适配; C.时序仿真; D.编程下载; E.硬件测试; F.综合 请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程： A→___F___→___B__→____C___→D→___E____ 2.PLD的可编程主要基于A.LUT结构或者B.乘积项结构： 请指出下列两种可编程逻辑基于的可编程结构： FPGA基于____A_____ CPLD基于____B_____ 3.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。 对于A.FPGAB.CPLD两类器件： 一位热码状态机编码方式适合于____A____器件; 顺序编码状态机编码方式适合于____B____器件; 4.下列优化方法中那两种是速度优化方法：____B__、__D__ A.资源共享 B.流水线 C.串行化 D.关键路径优化 单项选择题：

5.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中， ___D___是错误的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件; B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束; C.综合可理解为，将软件描述与给定的'硬件结构用电路网表文 件表示的映射过程，并且这种映射关系不是唯一的。 D.综合是纯软件的转换过程，与器件硬件结构无关; 6.嵌套的IF语句，其综合结果可实现___D___。 A.条件相与的逻辑 B.条件相或的逻辑 C.条件相异或的逻辑 D.三态控制电路 7.在一个VHDL设计中Idata是一个信号，数据类型为 std_logic_vector，试指出下面那个赋值语句是错误的。D A.idata<=“00001111”; B.idata<=b”0000_1111”; C.idata<=X”AB”; D.idata<=B”21”; 8.在VHDL语言中，下列对时钟边沿检测描述中，错误的是 __D___。 A.ifclk’eventandclk=‘1’then B.iffalling_edge(clk)then

EDA实验指导书

ED心验指导书齐鲁理工学院

目录 实验一Protel DXP 2004认识实验 0 实验二两级阻容耦合三极管放大电路原理图设计 0 实验三原理图元件库建立与调用 (2) 实验四两级阻容耦合三极管放大电路PCB图设计............................ .4实验五集成电路的逻辑功能测试.. (6) 实验六组合逻辑电路分析与设计............................................... 1.1实验七Quartus II的使用 ................................................. 1.6实验八组合逻辑器件设计. (16) 实验九组合电路设计 (24)

实验一Protel DXP 2004 认识实验 一、实验目的 1. 掌握Protel DXP 2004的安装、启动和关闭。 2. 了解Protel DXP 2004主窗口的组成和各部分的作用。 3. 掌握Protel DXP 2004工程和文件的新建、保存、打开。 二、实验内容与步骤 1、Protel_DXP_2004 的安装 (1) 用虚拟光驱软件打开Protel_DXP_2004.iso 文件 (2) 运行setup\Setup.exe 文件，安装Protel DXP 2004 (3) 运行破解程序后，点击导入模版”，先导入一个ini文件模版(如果要生成单机版的License选择Unified Nexar-Protel License.ini;要生成网络版的License选择Unified Nexar-Protel Network License.ini )，然后修改里面的参数：TransactorName=Your Name (将"Your Name替换为你想要注册的用户名)；SerialNumber=0000000 (如果你只有一台计算 机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击生成协议文件"，任意输入一 个文件名(文件后缀为.alf)保存，程序会在相应目录中生成1个License文件。点击替换密钥”，选取DXP.exe (在DXP 2004安装目录里，默认路径为)，程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里(默认路径为)授权完成。 (4) 打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources后关闭Protel_DXP_2004 ,重新打开软件变为简体中文版本。 2、Protel_DXP_2004 的卸载 卸载Protel_DXP_2004的具体步骤如下： (1) 在Windows的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004应用软件。 (2) 单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。 (3) 单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按

EDA复习总结

一．名词解释 EDA 电子自动化设计electronic design automation FPGA 现场可编程门阵列field programmable gate array CPLD 复杂可编程逻辑器件complex programmable logic device ASIC 特定用途集成电路application specific integrated circuit IP 知识产权intellectual property SOC 片上系统system on a chip FSM 有限状态机finite state machine MPW 多用途晶圆multi project wafer DSP 数字信号处理器digital signal processor MCU 微程序控制器micro control unit HDL 硬件表述语言hardware description language VHDL 超高速集成电路硬件描述语言 very high speed integrated circuit hardware description language 二．简答题 1.top-down方法：从系统硬件的高层次抽象描述向低层次物理描述的一系列转化过程。从顶向下设计由功能级，行为级描述开始；寄存器传输（RTL）级描述为第一个中间结果，再将RTL级描述由逻辑综合网表或电路图；利用EDA工具将网表自动转换换成目标文件下载到现场可编程门阵列|复杂可编程逻辑器件或通过自动布局布线设计成专用集成电路，从而得到电路与系统的物理实现。 2.逻辑综合主要通过综合工具，依据设计人员设定的时序，面积等约束条件，将与工艺无关的RTL级的电路逻辑描述程序，转化为与工艺相关的电路，是将程序设计转化为硬件实现的重要环节。 3.简述可编程器件与ASIC在设计应用成本等方面的优缺点 面向可编程逻辑器件的设计其设计投入资金小，风险小，开发周期短，调试灵活，易学易用，而ASIC设计的设计资金投入大，流片费用都很昂贵，研发投片制作其有一定的失败风险，且其开发周期较长，调试改动设计都比较困难，不过，产品进入大批量生产后，ASIC 成品的成本往往低于可编程器件成本。 4.top-down过程分为：行为级描述，寄存器传输(RTL)级描述,逻辑综合，物理实现。 5.VHDL描述方式：行为级描述，RTL级描述方式，结构级描述方式。 6.仿真过程：行为级仿真，RTL仿真，门级仿真，后仿真。 7.Top-down设计方法特点： 1）在系统设计早期就能发现设计中存在的问题，并尽可能在早期设计阶段就能解决问题。 2）自动化 8.top-down优势 1）在系统设计早期发现设计中存在的问题，提高设计的一次成功率。

EDA实验指导书new_Quartus2

EDA技术实验手册及程序代码 物理与信息项目学院 学号：111000228 姓名：汪艺彬 注意事项 1、本实验手册是为了配合《EDA技术实用教程》，作为本课程实验环节的补充 指导而编制。 2、实验中涉及的QuartusⅡ软件的使用请参考 《EDA技术实用教程》中有关章节。 手册中所有的虚线空白框，都留出来作为实验记录之用，每个实验完成后，应按照实验内容的要求将实验结果记入框中。 4、每个实验后面都附有一道思考题，完成实验内容后可以作为更进一步的练习 。 5、每次实验后将手册相关部分<完成实验结果记录）和实验源代码<.vhd文件） 一起，作为实验报告上交。 6、课程结束后请将所有报告按顺序加封面装订好上交，作为实验部分成绩计入 总成绩。 实验一利用原理图输入法设计4位全加器一、实验目的： 熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉

熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示 3.利用层次化原理图方法设计4位全加器 <1）生成新的空白原理图，作为4位全加器设计输入 <2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如下所示 4、设计一个超前进位4位全加器 以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延时。 在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示 5、完成设计流程

EDA复习要点全完整版

E D A复习要点全

25、VHDL常用的预定义数据类型有哪几种，分别在哪些程序 包中如何调用 26、 答：布尔（BOOLEAN）数据类型，位（BIT）数据类型，位矢量（BIT_VECTOR）数据类型，字符（CHARACTER）数据类型。 27、 28、数据类型的转换有哪几种方法？P114 函数转换法、类型标记转换法和常数转换法。 29、 30、可以构成标识符的字符有？ 有效的字符：（1）包括26个大小写英文字母，数字0～9以及下划线“_”。（2）任何标识符必须以英文字母开头。（3）必须是单一下划线“_”，且其前后都必须有英文字母或数字。（3）标识符中的英文字母不分大小写。（4）允许包含图形符号（如回车符、换行符等），也允许包含空格符。（5）VHDL的保留字不能用于作为标识符使用。 31、 32、可编程器件（PLD）分为哪两类 33、 答：根据编程特性分为一次编程和重复编程两类 34、 35、标准逻辑位数据类型常用的数值有哪几种？ ‘U’--未初始化的，‘X’--强未知的，‘0’--强0，‘1’--强1，‘Z’--高阻态，‘W’--弱未知的，‘L’--弱0，‘H’--弱1，‘-’--忽略。 36、 37、完整的条件语句将产生什么电路，不完整的条件语句将 产生什么电路 38、 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路 39、 40、信号和变量有什么区别？P121 （1）信号赋值至少有δ延时，而变量赋值没有延时。 （2）信号除当前值外有许多相关的信息，而变量只有当前值。（3）进程对信号敏感而对变量不敏感。 （4）信号可以是多个进程的全局信号；而变量只在定义它们的顺序域可见（共享变量除外）。 （5）信号是硬件中连线的抽象描述，它们的功能是保存变化的数据和连接子元件，信号在元件的端口连接元件。变量在硬件中没有类似的对应关系，它们用于硬件特性的高层次建模所需要的计算中。 （6）信号赋值和变量赋值分别使用不同的赋值符号“<=”和“：=”，信号类型和变量类型可以完全一致，也允许两者之间相互赋值，但要保证两者的类型相同。 41、 42、VHDL作为工业标准，是由那个机构制定并公布的。 IEEE 43、 44、实体部分的端口模式有四个类型。 O U T单向输出端口 I N单向输入端口 I N O U T输入输出双向端口 BUFFER 反馈式双向端口 45、 46、从执行方式看VHDL的基本描述语句包括哪两大基本描述 语句？ 顺序语句并行语句 47、 48、VHDL文件存盘时，其主文件名应与实体名一致，扩展名 应为什么呢 49、 .VHD 50、 51、硬件描述语言(HDL)的种类很多？ ABEL-HDL,AHDL,VHDL,Verilog-HDL. 52、 53、EDA技术的含义。

EDA实验指导书

实验一利用原理图输入法设计4位全加器 一、实验目的： 熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号 cin相接。 三、实验内容： 1.QuartusII软件的熟悉 熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示 3.利用层次化原理图方法设计4位全加器 （1）生成新的空白原理图，作为4位全加器设计输入 （2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如 下所示 以上为一位半加器

以上为1位全加器 以上为4位全加器 4、设计一个超前进位4位全加器 以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延 时。 在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示

以上为4位超前进位全加器 5、完成设计流程 （1）在QuartusII环境下对以上设计电路按照教材5.1节的流程进行编译，排 除错误，生成最终配置文件。 （2）对结果进行时序仿真，观察设计的正确性（注意观察时序仿真波形中引入 的延时），如有错误应改正电路，并重新执行整个流程，直到得到正确的仿真结 果。 四、思考题 1、你在原理图设计中使用的是哪一个库里面的元件，是否还有其他库可用，有 什么不同？请试着用另外一个库重复以上的设计内容。 2、试用QuartusII下的时序分析器(教材11.3.7～11.3.8)分析两种进位结构的 4位全加器的时序，给出数据对比，说明两者之间的性能差异。 以上为串行加法器仿真时序

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主要知识点 1、从执行方式看VHDL的 描述语句包括那些描述 语句？ 用VHDL语言进行设计时，按描述语句的执行顺序进行分类，可将VHDL语句分为顺序执行语句（Sequential）和并行执行语句（Parallel）。 2、目前流行的硬件描述语 言有那些？ 常用的硬件描述语言有ABEL-HDL AHDL.VHDL和Verilog-HDL.而VHDL和Verilog-HDL是当前最流行的并成为IEEE标准的硬件描述 语言。 3、MAX+PLUS2中各种文件 的扩展名有哪些？ *.vhd *.sym *.gdf *.scf(波形文件) 4、基于MAX+PLUS2的设计 流程 设计输入、编译处理、验证（包括功能仿真、时序仿真、和定时分析）和器件编程 5、目前较流行的EDA设计 软件有那些？(目前较 流行的集成EDA开发环 境（软件）有那些？) ALTERA公司： MAX+PLUS II QUARTUS II（全新的EDA软件，正在逐步替代 MAX+PLUS) LATTICE莱迪思公司： isp EXPERT SYSTEM isp DesignE xpert SYSTEM XILINX西林公司：FOUNDATION ISE（全新的EDA 软件，正在逐步替代FOUNDATION） 6、可编程逻辑器件的分 类？按照变成工艺分哪 些类？ SPLD 简单可编程逻辑器件 CPLD 复杂可编程逻辑器件 FPGA 现场可编程门阵列 ISP 在系统（线）可编程逻辑器件 按编程工艺分为：熔丝开关（一次可编程，要求大电流）可编程低阻电路元件（多次编程，要求中电压） EPROM型（紫外线擦除电可编程逻辑器件） EEPROM型（电可擦写编程器件） 基于SRAM的编程元件 7、VHDL程序设计中常用 的库有那些？哪些库是 显式（默认打开的）的， 哪些是隐式的？ VHDL程序设计的常用库：IEEE库、STD库、WORK库、VITAL 库、用户定义库。 显示库：IEEE库用户定义库 VITAL库 隐式库：、STD库、WORK库 8、程序包由那两部分组 成？分别有什么作用？ 程序包由两部分组 成：程序包首和程序包 体。 程序包首为程序包定义 接口，声明包中的类型、元件、 函数和子程序。程序包体规定 程序包的实际功能，存放说明 中的函数和子程序。 9、常用的预定义程序包有 哪些？如何调用？ 常用的预定义的程序包： STD_LOGIC_1164程序包、 STD_LOGIC_ARITH程序包、 STD_LOGIC_UNSIGNED和 STD_LOGIC_SIGNED程序包、 STANDARD和TEXTIO程序包。 10、目前国际上较大的EDA 器件制造公司有那些？ ALTERA公司、LATTICE莱 迪思公司、XILINX西林公司 11、VHDL常用的预定义数 据类型有哪几种，分别 在哪些程序包中？如何 调用？ 答：布尔（BOOLEAN）数 据类型，位（BIT）数据类型， 位矢量（BIT_VECTOR）数据类 型，字符（CHARACTER）数据 类型。 12、数据类型的转换有哪几 种方法？ 函数转换法、类型标记转 换法和常数转换法。 13、可以构成标识符的字符 有?/VHDL的标识符由 什么构成。 有效的字符：（1）包括 26个大小写英文字母，数字 0～9以及下划线“_”。（2） 任何标识符必须以英文字母开 头。（3）必须是单一下划线“_”， 且其前后都必须有英文字母或 数字。（3）标识符中的英文字 母不分大小写。（4）允许包含 图形符号（如回车符、换行符 等），也允许包含空格符。（5） VHDL的保留字不能用于作为标 识符使用。P230 14、可编程器件（PLD）分为 哪两类？ 答：根据编程特性分为一 次编程和重复编程两类 15、标准逻辑位数据类型常 用的数值有哪几种？ ‘U’--未初始化的，‘X’ --强未知的，‘Z’--高阻态， ‘W’--弱未知的，‘0’--强0， ‘L’--弱0，‘1’--强1，‘H’ --弱1，‘-’--忽略。 16、完整的条件语句将产生 什么电路，不完整的条 件语句将产生什么电 路？ 完整的条件语句将产生 组合电路，不完整的条件语句 将产生时序电路 17、信号和变量有什么区 别？P117--118 （1）信号赋值至少有δ延时， 而变量赋值没有延时。 （2）信号除当前值外有许多相 关的信息，而变量只有当前值。 （3）进程对信号敏感而对变量 不敏感。 （4）信号可以是多个进程的全 局信号；而变量(局部量)只在定义 它们的顺序域可见（共享变量除 外）。 （5）信号是硬件中连线的抽象 描述，它们的功能是保存变化的 数据和连接子元件，信号在元 件的端口连接元件。变量在硬 件中没有类似的对应关系，它 们用于硬件特性的高层次建 模所需要的计算中。 （6）信号赋值和变量赋值分 别使用不同的赋值符号 “<=”（信号）和“：=”（变 量），信号类型和变量类型可以 完全一致，也允许两者之间相 互赋值，但要保证两者的类型 相同。 18、VHDL作为工业标准，是 由那个机构制定并公布 的。 IEEE 19、实体部分的端口模 式有四个类型。 O U T单向输 出端口 I N单向输入 端口 I N O U T输入输出 双向端口 BUFFER 反馈式 双向端口 20、从执行方式看VHDL的 基本描述语句包括哪两 大基本描述语句？ 顺序语句和并行语句 21、VHDL文件存盘时，其主 文件名应与实体名一 致，扩展名应为.VHD 22、硬件描述语言(HDL)的 种类很多？ ABEL-HDL ,AHDL ,VHDL ,Verilog-HDL. 23、EDA技术的含义。 EDA技术就是以计算机为 工作平台、以EDA软件工具为 开发环境、以硬件描述语言为 设计语言、以 ASIC(Application Specific Integrated Circuits)为实现 载体的电子产品自动化设计的 过程 24,简述EDA技术的CPLD/FPGA 的设计流程。 25,写出实体中的PORT语句结 构并说明其作用。 实体端口说明的一般书写格式 如下：(如P77例4-7) PORT(端口名：端口模式 数据类型； ... 端口名：端口模式 数据类型）； 作用：由PORT语句引导的端口 说明语句是对一个设计实体界 面的说明。端口为设计实体和 外部环境的动态通信提供通 道。 26,简述EDA技术经历了那几 个发展阶段。 1）．CAD（计算机辅助设 计）阶段 2）．CAE(计算机辅助工程） 阶段 3)．ESDA（电子系统设计 自动化）阶段 27,写出元件例化语句语句格 式，并说明其作用。P283 元件例化语句由两部分 组成，第一部分是对一个现成 的设计实体定义为一个元件， (语句的功能是对待调用的元 件作出调用声明)它的最简表 达式如下所示： COMPONENT 元件名 IS GENERIC(类属表)；-- 元件定义语句 PORT (端口名表) ； END COMPONENT 文件名； 元件例化语句的第二部 分则是此元件与当前设计实体 (顶层文件)中元件间及端口的 连接说明。语句的表达式如下： 例化名 : 元件 名 PORT MAP( --元件例化 语句 [端 口名 =>] 连接端口名,...); 28, 试比较图形输入法和文本 输入法有何优缺点？ 比如说状态机吧，若用图形 输入的话，需要比较繁琐的转 化，转化成基本原件的连线很 是耗时，若用文本输入的话， 思路比较清晰，分析起来很简 单！ 一般功能描述用文本输入法， 逻辑描述用图形文件比较好。 29,结构体的语言格式与作用。 ARCHITECTURE 结构体名 OF 实体名 IS (说明语句) 用来说明 和定义数据对象，类型等,可省 略 BEGIN (功能描述语句) 用 来描述内部电路功能的,不可 省略 END ARCHITECTURE 结构 体名； 结构体用来描述设计实 体的结构或行为，即描述一个 实体的功能，把设计实体的输 入和输出之间的联系建立起 来。 30,写出PROCESS语句结构的 一般表达格式？P135(136) PROCESS语句的表达格式 如下： ［进程标号：］PROCESS ［（敏感信号参数表）］［IS］ ［进程说明部分］ BEGIN 顺序描述语句 END PROCESS［进程标号］； 31,进程语句的设计(或使用) 要点？P137-139 （1）虽然同一结构体中