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EDA实验报告模版-四位加法器

河北科技大学

实验报告

13 级电信专业131班130701111学号2016 年6月日姓名同组人指导教师于国庆

实验名称实验二四位加法器成绩

实验类型设计型批阅教师

一、实验目的

（1）熟练掌握VHDL语言的数据流描述和行为描述设计组合逻辑。

（2）掌握std_logic_vector数据类型特性。

（3）初步掌握系统内部STD_LOGIC_UNSIGNED包的调用。

二、实验原理：

用4个开关作为加法器的一组输入变量，另4个开关作为加法器的另一组输入变量；

用1个开关作为进位输入，将两组数据作全加运算，输出为四位二进制码表示运算结果。

1位进位输出。当两组4位二进制数相加结果超出4位结果表示范围时，进位输出为“1”，否则为“0”。

加法器输入采用试验箱K1~K16，进位输出采用试验箱L16指示，有进位时亮，否则灭；计算结果利用试验箱的译码驱动器启动LED数码管直接显示（静态）。

三、实验内容及步骤

1．打开MUXPLUS II VHDL编辑器，完成四位加法器的设计。包括VHDL程序输入、编译、综合。

实验程序如下：

USE ieee.std_logic_unsigned.all;

entity adder4 is

port(a,b:in std_logic_vector(3 downto 0);

ci:in std_logic;

sum:out std_logic_vector(4 downto 0));

end adder4;

ARCHITECTURE maxpld OF adder4 IS

signal halfadd :std_logic_vector(4 downto 0);

BEGIN

halfadd<=('0'&a)+('0'&b);

sum<=halfadd when ci='0' else halfadd+1;

END maxpld;

2、建立仿真波形文件，使用MAXPLUS II Simulator功能进行功能仿真。仿真结果如下：

3、目标器件选择与管脚锁定并重新编译、综合、适配。

FPGA型号：EP1K100QC208-3

引脚绑定：

4、下载并验证结果

将编译好的程序进行引脚锁定及硬件配置后下载到芯片中,然后将程序下载到芯片

中按下,观察当两个加数及进位位按下时,观察显示结果。有进位时灯亮，否则灭。

四、实验结果与总结

通过这次实验设计加法器，输入采用试验箱K1~K16，进位输出采用试验箱L16指示，有进位时亮，否则灭；计算结果利用试验箱的译码驱动器，启动LED数码管直接显示（静态）。通过这次试验加深了对课程的理解，及数码管显示的认识，懂得何谓静态显示、动态显示，及如何令其显示出1~9几个数字，增强了动手能力，学到了课本上没有学到的知识。

4位全加器实验报告

四位全加器 11微电子黄跃21 【实验目的】采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】

表2 全加器逻辑功能真值表图4 全加器方框图图5 全加器原理图多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。四位全加器如图9所示，四位全加器是由半加器和一位全加器组建而成：图9 四位全加器原理图【实验步骤】 (1)建立新工程项目：打开modelsim软件，进入集成开发环境，点击File→New project建立一

个工程项目adder_4bit。建立文本编辑文件：点击File→New在该项目下新建Verilog源程序文件并且输入源程序。 (2)编译和仿真工程项目：在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。四位全加器 1、原理图设计如图9所示，四位全加器是由半加器和一位全加器组建而成：图9 四位全加器原理图【仿真和测试结果】下图为四位全加器的仿真图：

关于计算机实验报告的参考范文

关于计算机实验报告的参考范文篇一一、实验题目文件和文件夹的管理二、实验目的 1.熟悉Windows XP的文件系统。 2.掌握资源管理器的使用方法。 3.熟练掌握在Windows XP资源管理器下，对文件（夹）的选择、新建、移动、复制、删除、重命名的操作方法。三、实验内容 1.启动资源管理器并利用资源管理器浏览文件。 2.在D盘创建文件夹 3.在所创建文件夹中创建Word文件。 4.对所创建文件或文件夹执行复制、移动、重命名、删除、恢复、创建快捷方式及设置共享等操作。四、实验步骤（一）文件与文件夹管理 1.展开与折叠文件夹。右击开始，打开资源管理器，在左窗格中点击“+”展开，点击“—”折叠 2.改变文件显示方式。打开资源管理器/查看，选择缩略、列表，排列图标等

3.建立树状目录。在D盘空白处右击，选择新建/文件夹，输入经济贸易学院，依次在新建文件夹中建立经济类1103 4..创建Word并保存。打开开始/程序/word，输入内容。选择文件/另存为，查找D盘/经济贸易学院/1103班/王帅，单击保存 5.复制、移动文件夹 6.重命名、删除、恢复。右击文件夹，选择重命名，输入新名字；选择删除，删除文件 7.创建文件的快捷方式。右击王帅文件夹，选择发送到/桌面快捷方式 8.设置共享文件。右击王帅，选择属性/共享/在网络上共享这个文件/确定 9.显示扩展名。打开资源管理器/工具/文件夹选项/查看/高级设置，撤销隐藏已知文件的扩展名（二）控制面板的设置。 1.设置显示属性。右击打开显示属性/桌面、屏幕保护程序 2.设置鼠标。打开控制面板/鼠标/按钮（调整滑块，感受速度）、指针 3.设置键盘。打开控制面板/键盘/速度（调整滑块，感受速度）、硬件 4.设置日期和时间打开控制面板/日期和时间

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程，二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。底层文件： LIBRARY ieee;

USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );

加法器实验报告文档2篇

加法器实验报告文档2篇 Adder experiment report document 编订：JinTai College

加法器实验报告文档2篇小泰温馨提示：实验报告是把实验的目的、方法、过程、结果等记录下来，经过整理，写成的书面汇报。本文档根据实验报告内容要求展开说明，具有实践指导意义，便于学习和使用，本文下载后内容可随意修改调整及打印。本文简要目录如下：【下载该文档后使用Word打开，按住键盘Ctrl键且鼠标单击目录内容即可跳转到对应篇章】 1、篇章1：加法器实验报告文档 2、篇章2：加法器的基本原理实验报告文档篇章1:加法器实验报告文档【实验名称】【目的与要求】 1.掌握1位全加器的设计 2.学会1位加法器的扩展【实验内容】 1.设计1位全加器

2.将1位全加器扩展为4位全加器 3.使4位的全加器能做加减法运算【操作步骤】 1.1位全加器的设计（1）写出1位全加器的真值表（2）根据真值表写出表达式并化简（3）画出逻辑电路（4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此（5）如果电路设计正确，将该电路进行封装以用于下一个环节 2.将1位全加器扩展为4位全加器（1）用1位全加器扩展为4位的全加器，画出电路图（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。

3.将4位的全加器改进为可进行4位加法和减法的运算器（1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加法运算而且还能进行减法运算。画出该电路（2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个数之和必须在4位补码的数的范围内），用quartusII 进行功能仿真并对仿真结果进行截图。【附录】篇章2:加法器的基本原理实验报告文档【按住Ctrl键点此返回目录】一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理

实验报告格式模板-供参考

实验名称：粉体真密度的测定粉体真密度是粉体质量与其真体积之比值，其真体积不包括存在于粉体颗粒内部的封闭空洞。所以，测定粉体的真密度必须采用无孔材料。根据测定介质的不同，粉体真密度的主要测定方法可分为气体容积法和浸液法。气体容积法是以气体取代液体测定试样所排出的体积。此法排除了浸液法对试样溶解的可能性，具有不损坏试样的优点。但测定时易受温度的影响，还需注意漏气问题。气体容积法又分为定容积法与不定容积法。浸液法是将粉末浸入在易润湿颗粒表面的浸液中，测定其所排除液体的体积。此法必须真空脱气以完全排除气泡。真空脱气操作可采用加热(煮沸)法和减压法，或两法同时并用。浸液法主要有比重瓶法和悬吊法。其中，比重瓶法具有仪器简单、操作方便、结果可靠等优点，已成为目前应用较多的测定真密度的方法之一。因此，本实验采用比重瓶法。一．实验目的 1. 了解粉体真密度的概念及其在科研与生产中的作用； 2. 掌握浸液法—比重瓶法测定粉末真密度的原理及方法； 3．通过实验方案设计，提高分析问题和解决问题的能力。二．实验原理比重瓶法测定粉体真密度基于“阿基米德原理”。将待测粉末浸入对其润湿而不溶解的浸液中，抽真空除气泡，求出粉末试样从已知容量的容器中排出已知密度的液体，就可计算所测粉末的真密度。真密度ρ计算式为：式中：m 0—— 比重瓶的质重，g ； m s —— (比重瓶+粉体)的质重，g ； m sl —— (比重瓶+液体)的质重，g ； ρl —— 测定温度下浸液密度；g/cm 3； ρ—— 粉体的真密度，g/cm 3；三．实验器材： l s sl l s m m m m m m ρρ) ()(00----=

计组-加法器实验报告

半加器、全加器、串行进位加法器以及超前进位加法器一、实验原理 1.一位半加器 A和B异或产生和Sum，与产生进位C 2.一位全加器将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器 3.4位串行进位加法器将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器

4.超前进位加法器（4位） ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum ⑵进位链（Cmaker）四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位

⑶超前进位加法器将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。

二、实验器材 QuartusII仿真软件，实验箱三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果

四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化不到位。另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。当位数增加的时候，超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致

实验一 4位全加器的设计

实验一4位全加器的设计一、实验目的： 1 熟悉QuartusⅡ与ModelSim的使用； 2 学会使用文本输入方式和原理图输入方式进行工程设计； 3 分别使用数据流、行为和结构化描述方法进行四位全加器的设计； 4 理解RTL视图和Technology Map视图的区别； 5 掌握简单的testbench文件的编写。二、实验原理：一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。三、实验内容： 1.QuartusII软件的熟悉熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图设计的原理图如下所示：

VHDL源程序如下（行为描述）：-- Quartus II VHDL Template -- Unsigned Adder library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity f_add is port ( a : in std_logic; b : in std_logic; ci : in std_logic; y : out std_logic; co : out std_logic ); end entity; architecture rtl of f_add is begin (co,y)<=('0',a)+('0',b)+('0',ci); end rtl;

化学实验报告格式模板.doc

化学实验报告格式模板（以草酸中h2c2o4含量的测定为例）实验题目：草酸中h2c2o4含量的测定实验目的：学习naoh标准溶液的配制、标定及有关仪器的使用；学习碱式滴定管的使用，练习滴定操作。实验原理： h2c2o4为有机弱酸，其ka1=5.9×10-2，ka2=6.4×10-5。常量组分分析时cka1＞10-8，cka2＞10-8，ka1/ka2＜105，可在水溶液中一次性滴定其两步离解的h+： h2c2o4+2naoh===na2c2o4+2h2o 计量点ph值8.4左右，可用酚酞为指示剂。 naoh标准溶液采用间接配制法获得，以邻苯二甲酸氢钾标定： -cook -cooh +naoh=== -cook

-coona +h2o 此反应计量点ph值9.1左右，同样可用酚酞为指示剂。实验方法：一、naoh标准溶液的配制与标定用台式天平称取naoh1g于100ml烧杯中，加50ml蒸馏水，搅拌使其溶解。移入500ml试剂瓶中，再加200ml蒸馏水，摇匀。准确称取0.4~0.5g邻苯二甲酸氢钾三份，分别置于250ml 锥形瓶中，加20~30ml蒸馏水溶解，再加1~2滴0.2%酚酞指示剂，用naoh标准溶液滴定至溶液呈微红色，半分钟不褪色即为终点。二、h2c2o4含量测定准确称取0.5g左右草酸试样，置于小烧杯中，加20ml蒸馏水溶解，然后定量地转入100ml容量瓶中，用蒸馏水稀释至刻度，摇匀。用20ml移液管移取试样溶液于锥形瓶中，加酚酞指示剂1~2滴，用naoh标准溶液滴定至溶液呈微红色，半分钟不褪色即为终点。平行做三次。实验数据记录与处理：一、naoh标准溶液的标定

FPGA一位全加器设计实验报告

题目：1位全加器的设计一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。二．实验原理由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来显示。三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

八位加法器设计实验报告

实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4

实验报告格式模板

实验报告格式模板实验报告的书写是一项重要的基本技能训练。它不仅是对每次实验的总结，更重要的是它可以初步地培养和训练学生的逻辑归纳能力、综合分析能力和文字表达能力，是科学论文写作的基础。因此，参加实验的每位学生，均应及时认真地书写实验报告。要求内容实事求是，分析全面具体，文字简练通顺，誊写清楚整洁。实验报告内容与格式（一）实验名称要用最简练的语言反映实验的内容。如验证某程序、定律、算法，可写成“验证XXX” ；分析XXX。（二）所属课程名称（三）学生姓名、学号、及合作者（四）实验日期和地点（年、月、日）（五）实验目的目的要明确，在理论上验证定理、公式、算法，并使实验者获得深刻和系统的理解，在实践上，掌握使用实验设备的技能技巧和程序的调试方法。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。（六）实验内容这是实验报告极其重要的内容。要抓住重点，可以从理论和实践两个方面考虑。这部分要写明依据何种原理、定律算法、或操作方法进行实验。详细理论计算过程? （七）实验环境实验用的软硬件环境（配置）。（八）实验步骤只写主要操作步骤，不要照抄实习指导，要简明扼要。还应该画出实验流程图（实验装置的结构示意图），再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。

（九）实验结果实验现象的描述，实验数据的处理等。原始资料应附在本次实验主要操作者的实验报告上，同组的合作者要复制原始资料。对于实验结果的表述，一般有三种方法： 1.文字叙述：根据实验目的将原始资料系统化、条理化，用准确的专业术语客观地描述实验现象和结果，要有时间顺序以及各项指标在时间上的关系。 2.图表：用表格或坐标图的方式使实验结果突出、清晰，便于相互比较，尤其适合于分组较多，且各组观察指标一致的实验，使组间异同一目了然。每一图表应有表目和计量单位，应说明一定的中心问题。 3.曲线图应用记录仪器描记出的曲线图，这些指标的变化趋势形象生动、直观明了。在实验报告中，可任选其中一种或几种方法并用，以获得最佳效果。（十）讨论根据相关的理论知识对所得到的实验结果进行解释和分析。如果所得到的实验结果和预期的结果一致，那么它可以验证什么理论？实验结果有什么意义？说明了什么问题？这些是实验报告应该讨论的。但是，不能用已知的理论或生活经验硬套在实验结果上；更不能由于所得到的实验结果与预期的结果或理论不符而随意取舍甚至修改实验结果，这时应该分析其异常的可能原因。如果本次实验失败了，应找出失败的原因及以后实验应注意的事项。不要简单地复述课本上的理论而缺乏自己主动思考的内容。另外，也可以写一些本次实验的心得以及提出一些问题或建议等。（十-）结论结论不是具体实验结果的再次罗列，也不是对今后研究的展望，而是针对这一实验所能验证的概念、原则或理论的简明总结，是从实验结果中归纳出的一般性、概括性的判断，要简练、准确、严谨、客观。（十二）鸣谢（可略）在实验中受到他人的帮助，在报告中以简单语言感谢. （十三）参考资料详细列举在实验中所用到的参考资料. 格式：作者年代书名及页数出版社

加法器实验报告

加法器实验报告篇一：加法器实验报告实验 _＿一＿＿【实验名称】 1位加法器【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算【操作步骤】 1. 1位全加器的设计（1）写出1位全加器的真值表（2）根据真值表写出表达式并化简（3）画出逻辑电路（4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此（5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器（1）用1位全加器扩展为4位的全加器，画出电路图

（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器（1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加法运算而且还能进行减法运算。画出该电路（2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。【附录】篇二：加法器的基本原理实验报告一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。

4位全加器实验报告.doc

四位全加器 11微电子黄跃1117426021 【实验目的】采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

实验报告格式参考模板

实验报告格式参考模板实验名称：粉体真密度的测定粉体真密度是粉体质量与其真体积之比值，其真体积不包括存在于粉体颗粒内部的封闭空洞。所以，测定粉体的真密度必须采用无孔材料。根据测定介质的不同，粉体真密度的主要测定方法可分为气体容积法和浸液法。气体容积法是以气体取代液体测定试样所排出的体积。此法排除了浸液法对试样溶解的可能性，具有不损坏试样的优点。但测定时易受温度的影响，还需注意漏气问题。气体容积法又分为定容积法与不定容积法。浸液法是将粉末浸入在易润湿颗粒表面的浸液中，测定其所排除液体的体积。此法必须真空脱气以完全排除气泡。真空脱气操作可采用加热(煮沸)法和减压法，或两法同时并用。浸液法主要有比重瓶法和悬吊法。其中，比重瓶法具有仪器简单、操作方便、结果可靠等优点，已成为目前应用较多的测定真密度的方法之一。因此，本实验采用比重瓶法。一．实验目的 1. 了解粉体真密度的概念及其在科研与生产中的作用； 2. 掌握浸液法—比重瓶法测定粉末真密度的原理及方法； 3．通过实验方案设计，提高分析问题和解决问题的能力。二．实验原理

比重瓶法测定粉体真密度基于“阿基米德原理”。将待测粉末浸入对其润湿而不溶解的浸液中，抽真空除气泡，求出粉末试样从已知容量的容器中排出已知密度的液体，就可计算所测粉末的真密度。真密度ρ计算式为：式中：m0——比重瓶的质重，g； ms—— (比重瓶+粉体)的质重，g； msl—— (比重瓶+液体)的质重，g；ρl——测定温度下浸液密度；g/cm3；ρ——粉体的真密度，g/cm3；三．实验器材：实验仪器：真空干燥器，比重瓶；分析天平；烧杯。实验原料：金刚砂。四．实验过程 1. 将比重瓶洗净编号，放入烘箱中于110℃下烘干冷却备用。 2. 用电子天平称量每个比重瓶的质量m0。 3. 每次测定所需试样的题记约占比重瓶容量的1/3，所以应预先用四分法缩分待测试样。 4. 取300ml的浸液倒入烧杯中，再将烧杯放进真空干燥器内预先脱气。浸液的密度可以查表得知。 5. 在已干燥的比重瓶里的物体受到向上的浮力作用，浮力的大小等于被该物体排开的液体的重力。七．实验心得以往的实验都是比着实验书本操作，而本次实验实验方案则是自己自主完成的，毫无经 12(4

加法器的基本原理实验报告

一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。 4、掌握半加器设计方法 5、掌握全加器的工作原理和使用方法二、实验内容 1、建立一个Project。 2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器 3、进行编译，修改错误。 4、建立一个波形文件。（根据真值表） 5、对该VHDL程序进行功能仿真和时序仿真Simulation 三、实验步骤 1、启动QuartusⅡ 2、建立新工程NEW PROJECT 3、设定项目保存路径＼项目名称＼顶层实体名称 4、建立新文件Blok Diagram/Schematic File 5、保存文件FILE /SA VE 6、原理图设计输入元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标元件复制元件移动元件转动元件删除管脚命名PIN_NAME 元件之间连线（直接连接，引线连接） 7、保存原理图 8 、编译：顶层文件设置，PROJECT_>Set as Top_Level 开始编译processing_>Start Compilation 编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行

加法器及差分放大器项目实验报告

加法器及差分放大器项目实验报告一、项目内容和要求（一）、加法器 1、任务目的：（1）掌握运算放大器线性电路的设计方法；（2）理解运算放大器的工作原理；（3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容： 2.1 设计一个反相加法器电路，技术指标如下：（1）电路指标运算关系:)25(21i i O U U U +-=。输入阻抗Ω≥Ω≥K R K R i i 5,521。（2）设计条件电源电压Ec=±5V ；负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 5.0,5.021±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1.0,1,5.021为正弦波±=信号，测试两种输入组合情况下的输出电压波形。 C ：输入信号V U i 01=，改变2i U 的幅度，测量该加法器的动态范围。 D ：输入信号V U i 01=，V U i 1,2为正弦波，改变正弦波的频率，从1kHz 逐渐增加，步长为 2kHz ，测量该加法器的幅频特性。 2.2 设计一个同相加法器电路，技术指标如下：（1）电路指标运算关系：21i i O U U U +=。（2）设计条件电源电压Ec=±5V ；负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 1,121±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1,1,121为正弦波±=信号，测试两种输入组合情况下的输出电压波形。（二）、差分放大器 1、任务目的：（1）掌握运算放大器线性电路的设计方法；（2）理解运算放大器的工作原理；（3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容 2.1 设计一个基本运放差分放大器电路，技术指标如下：（1）电路指标运算关系:)(521i i O U U U --=。输入阻抗Ω≥Ω≥K R K R i i 5,521。（2）设计条件

CMOS数字集成电路设计_八位加法器实验报告

CMOS数字集成电路设计课程设计报告学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30

目录一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)

数电实验三加法器

实验三一．实验目的 1.掌握全加器的工作原理与逻辑功能。 2.掌握全加器的应用。二．实验设备及器材数字电路实验箱稳压电源 74LS00 CD4008B 三．实验原理全加器是中规模组合逻辑器件，它实现二进制数码的加法运算。表1 全加器真值表 CD4008B为四位加法器，其逻辑符号如图2，A3、A2、A1、A0和B3、B2、B1、B0为两个四位二进制数，CI为进位输入端，CO为进位输出端。图2 全加器主要用于数值运算，i位全加器可以实现两个i位二进制数的加法运算。另外，全加器也可以实现组合逻辑函数，如用全加器实现四位二进制数向BCD码的转换。四．实验内容

1.按照全加器真值表，利用逻辑电平产生电路及逻辑电平指示电路验证CD4008B的逻辑功能，画出测试电路图。 A3、A2、A1、A0和B3、B2、B1、B0为两个四位二进制数：加数和被加数，CIN为进位输入，S3、S2、S1、S0为输出的和，CON为进位输出端。 2.连接 B/BCD码转换电路，验证其实验结果是否与真值表一致。二进制码转换为BCD码时，9以前即0000—1001，二进制数B和BCD码二者相等。但九以后，即1010—1111，需要给B加6（0110）才能和BCD码在数值上相等。因此利用四位全加器实现转换时，以四位二进制数作为被加数，而加数在四位二进制数为0000—1001时为0000，为1001—1111时为 0110，这样就可实现B/BCD的转换。图3 B/BCD码转换电路验证得其实验结果与真值表一致 3.设计电路，完成1位十进制数的相加运算，使实现7+9=?,6+4=?,和

数电实验报告半加全加器

实验二半加/减器与全加/减器一、实验目的：（1）掌握全加器和半加器的逻辑功能。（2）熟悉集成加法器的使用方法。（3）了解算术运算电路的结构。二、实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图）三、实验原理：两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以及和。四、实验内容：用74LS00和74LS86实现半加器、全加器的逻辑电路功能。（一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下：（74LS00引脚）

功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）

（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ）、实验结果半加器： S 二 AB AB = A 二 B C =B （A 二 M ）全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一

EDA-四位二进制加法器设计实验步骤

作业2：4位加法器设计（1）任务设计带进位的4位二进制加法器。（2）要求要考虑低位的进位。进行仿真。用ispLSI1016E-80LJ44实现。步骤一：打开ispDesign EXPERT,单击file，选择new project，弹出如下创建新项目对话框，建子目录，在“保存在（I）”栏，用鼠标点击▼，任选可用区（盘），如 D：区（盘），用鼠标点击从右数的第三个小图标（新建文件夹），自动生成新建文件夹子目录，起一个项目文件夹名（应为便于你记住的英文或拼音），如liu2009，并用鼠标双击文件夹名。选择 project type：Verilog HDL 。步骤二：给项目起名（应为便于你记住的英文或拼音，如liu），用鼠标点击保存（S）。选中器件为ispLSI1016E-80LJ44。并用鼠标双击下图第一行，并给项目源文件加标题名如liu蓝条示（如将有多个项目源文件，加标题名时要加以区分，这里只针对一题，为了简单，标题名用 liu）。图1. 步骤三：点击Source下拉选New,弹出窗口，选择上面左下角的Verilog Module ，设置名称如图所示：

步骤四：在TextEditer中编辑输入Verilog 语言源程序： module liu1(a,b,c1,cout,sum); output cout; output[3:0] sum; input[3:0] a,b; input c1; assign {cout,sum}=a+b+c1; endmodule 步骤五：在Text Editor中点File下拉Save As,将源文件Liu1.v存D盘Liu2009,退出。选择tools ，synplicity synplify synthesis，点击菜单栏上的“P”，ADD ：

quarters加法器实验报告

加法器数字逻辑实验报告一、实验目的 1．熟悉Quartus II软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计） 2．用VHDL语言设计一个加法器。 3．用VHDL语言设计串行加法器、并行加法器。二、实验内容 1、熟悉QuartusⅡ软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计） 2、用VHDL语言设计加法器、串行全加器、并行全加器，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确，最终在FPGA芯片上下载验证逻辑实现。三、实验原理 1．全加器用途：实现一位全加操作逻辑图真值表 X Y CIN S COUT

0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 VHDL程序数据流描述：波形图

2．四位串行加法器逻辑图波形图

3．74283：4位先行进位全加器（4-Bit Full Adder）逻辑框图逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。 2、C2是低两位相加产生的半进位，C4是高两位相加后产

生的进位输出，C0是低位级加法器向本级加法器的进位输入。四、实验方法与步骤实验方法：采用基于FPGA进行数字逻辑电路设计的方法。采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA电路板。实验步骤： 1、建立工程project，并命名顶层文件为JFQ，按照实验箱上 FPGA的芯片名更改编程芯片的设置。操作是点击Assignment/Device,选取芯片的类型。选择“FLEX10K—— EPF10K20TI144_4” 2、编写VHDL源代码。打开QuartusⅡ软件平台，点击File中得 New建立一个VHDL文件。编写的文件名与实体名一致且为JFQ。VHDL如下：

四位全加器

《计算机组成原理》实验报告题目:四位全加器的设计与实现 1、实验内容四位全加器的设计与实现。 2、实验目的与要求利用MAX+plusII实现四位全加器并且验证实验内容。

3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计）一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。半加器描述： 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件 4）保存为h-adder将当前设计文件设置成工程文件。 5）编译

B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

其中有四个元件为一位全加器（f-adder），其余为九个input元件；五个output 元件。、 4）编译通过。 6、实验结果与分析 1）建立波形图进行半加器、一位全加器和四位全加器的波形观察, 2）设定仿真时间为60.0us。 3）运行仿真器得到下面波形图: 半加器：