FPGA_ASIC-一种块递推实时FFT算法模块设计与实现

２００９年４月第２７卷第２期

西北工业大学学报

ＪｏｕｒｎａｌｏｆＮｏｒｔｈｗｅｓｔｅｒｎＰｏｌｙｔｅｃｈｎｉｃａｌＵｎｉｖｅｒｓｉｔｙ

Ａｐｒ．２００９

Ｖ０１．２７Ｎｏ．２

一种块递推实时ＦＦＴ算法模块设计与实现

齐华，李勇，郝重阳

（西北工业大学电子信息学院，陕西西安７１００７２）

摘要：文中提出了一种基于ＦＰＧＡ—ＩＰ核的ＦＦＴ算法硬件模块的设计方案，该方案采用四分块递推ＦＦＴ算法，具有结构规范、递推性好、实时性强等特点，结合ＤＳＰ对模块的数据输入和输出的软件控制，实现了一种硬件和软件相结合的实时ＦＦＴ模块。对该模块性能进行测试，ＦＦＴ模块运行稳定，输出的计算结果正确，与ＤＳＰ软件实现的标准ＦＦＴ算法程序库相比，文中的ＦＦＴ模块实时性能提高了３５倍，该模块巳被用于实时信号处理系统中。

关键词：ＦＰＧＡ，ＦＦＴ算法，ＤＳＰ，实时信号处理

中图分类号：ＴＮ９７文献标识码；Ａ文章编号：１０００—２７５８（２００９）０２—０２４０一０５

离散傅立叶变换（ＤＦＴ。ＤｉｓｃｒａｔｅＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）是数字信号处理技术中最常用的处理方法，目前应用最广泛的ＦＦＴ算法是基２、基４和基４／２混合基算法，这几种算法都具有同址计算、结构简单和计算量低等优点，是目前应用在工程中ＦＦＴ算法的首选实现方案Ｄ￣５］。

实现ＦＦＴ算法的主要方式是软件实现和硬件实现，软件实现的ＦＦＴ算法模块已成功地应用在许多数字信号处理系统中。基于数字信号处理器（ＤＳＰ）的ＦＦＴ算法实现方法是一种可编程的软件实现方案，它的主要优点是实现灵活、成本适中，实时性可以满足一般的应用要求。ＦＦＴ算法中的关键运算是蝶形运算，它具有结构对称规范和同址特点，非常适合于硬件实现。硬件实现的最大特点是实时性高，但需要较大的硬件资源支持。

本文提出一种ＦＦＴ算法的硬件结合软件的实现方案，该方案的硬件设计采用ＦＰＧＡ—ＩＰ核，结合ＤＳＰ的软件可编程能力，实现了一种硬件软件折中的ＦＦＴ算法模块。该模块经实时性的对比测试，与ＤＳＰ的软件程序模块相比，执行时间缩短约９７％，实时性显著改善，是一种实时性、灵活性和经济性都比较好的ＦＦＴ算法模块，该模块已被成功地应用于工程中的实时信号处理系统中。

１基于ＩＰ一核的ＦＦＴ硬件模块

对于ＦＦＴ算法这样重要的信号处理方法，一些ＦＰＧＡ生产厂家开发了可以作为嵌入式单元的ＦＦＴ—ＩＰ核（Ｍｅｇａ—Ｃｏｒｅ），这种ＩＰ核为用户提供了一种较好的ＦＦＴ实现方案。美国Ａｌｔｅｒａ公司提供的ＦＦＴ—ＩＰ核［１］可以完成点数６４～１６３８４的按频率抽取的ＦＦＴ算法，输出自动完成码位倒序处理，它采用基４／２混合基算法，并行支持单输出和四输出引擎。对于实时性要求特别严的应用场合，四输出的ＦＦＴ引擎结构是较好的选择。四输出引擎指的是核内部的ＦＦＴ蝶形处理器的吞吐量，这种引擎结构在一个时钟周期内计算所有４个基４蝶形复数输出。图ｌ是ＩＰ核内部的四输出引擎结构框图。

图１的四输出ＦＦＴ引擎结构是以基４一ＦＦＴ算法为核心运算单元，输人输出ＲＡＭ和缓冲器设计成四块结构，特别适合于块递推ＦＦＴ算法。同时，这是一种适合缓冲突发（ＢｕｆｆｅｒＢｕｒｓｔ）Ｉ／Ｏ数据流结构，是一种速度和资源折中的最佳选择。

收稿日期：２００７－１１—０６

作者简介：齐华（１９６３一）。女．西北工业大学博士生，主要从事信号与信息处理的研究．

第２期

齐华等：一种块递推实时ＦＦＴ算法模块设计与实现

?２４１?

输入开关

输出开关

２实时块递推ＦＦＴ算法

图１四输出Ｈ可引擎结构框图

设点数为Ⅳ的１帧输入离散信号为ｚ“），Ⅳ＝

４Ｍ，将输入１帧数据按时间顺序分成４个子块区，分别记为子块ｏ、子块１、子块２和子块３。每个子块大小为１帧的１／４，分别计算每个子块数据的ＦＦＴ，然后按照４分块算法进行组合可以得到全帧数据的ＦＦＴ结果。这种分块结构称为４分块算法，特别适

合于分块递推算法，当新的输入数据达到一个子块长度时，可以作为新数据帧的第４个子块，上ｌ帧数

据的４个子块保留后３个，丢弃第１个子块。４个子块组成新的１帧数据，按４分块算法可以获得该帧输入数据的ＦＦＴ结果，图２是数据帧４分块的子块示意图。

亟正雪巨盈登Ｉ翻…?

第ｌ帧数据子块ｏ

ｌ子块ｌｌ子块２Ｉ子块３第Ｈｌ帧数据子块ｏＩ子块Ｉ

ｌ子块２Ｉ子块３

第Ｈ２醵数据——

图２输人数据帧子块图

设１帧数据的Ⅳ点ＦＦＴ记为Ｘ（七），则可推到出如下分块递推计算公式

Ｘ（４，．）＝Ｘｏ．ｏ（ｒ）＋Ｘ１．ｏｏ）＋

Ｘ２。ｏ（，＿）十Ｘ３，ｏ（，．）

（１ａ）

Ｘ（４ｒ＋１）＝Ｘｏ，】（ｒ）＋Ｘ１．１（，．）＋

Ｘ２Ｉｌ（，）＋冠．。（ｒ）

（１ｂ）

Ｘ（４ｒ十２）＝Ｘｏ．２（ｒ）＋Ｘ１．２（ｒ）＋

Ｘ２．２（，．）＋Ｘ３．２（ｒ）

（１ｃ）

Ｘ（４，．十３）；Ｘｏ．３（，．）＋ＸⅢ（，－）＋

Ｘ２．３（ｒ）＋Ｘ３。３（ｒ）

（１ｄ）

，－＝０，１，２，…Ⅳ／４—１

式中，Ｘｏ．ｆ（ｒ），Ｘ１．ｉ（ｒ），Ｘ撕（，．），Ｘ３，ｆ（ｒ），ｆ＝０，１，２，３分别是子块Ｏ、子块１、子块２、子块３的４组Ⅳ／４点ＦＦＴ结果，它们对应的子块序列分别为

ｚｏ。ｉ（以）＝ｚ（挖）Ｖ嘿

（２ａ）

轧砌）＝ｚ卜＋譬）嚼

（２ｂ）

％如）＝ｚｆ挖＋譬１Ⅳ：；

（２ｃ）“以）＝ｚ卜＋警）孵

（２ｄ）

ｆ—Ｏ，１，２，３

由于每帧数据更新时，仅需更新最新一个子块的ＦＦＴ，所以计算量不大，从而实现了分块递推ＦＦＴ算法、实际应用中，还可以根据频谱分析的性能指标要求，改变分块大小和数据帧的交叠子块数

量，只要保证４分块特点，仍遵守上面的块递推算

法，是一种实用的实时ＦＦＴ算法模块，非常适合于采用ＦＦＴ—ＩＰ核的硬件实现。

３实时ＦＦＴ算法模块设计

ＦＦＴ—ＩＰ核的时序控制有严格要求，主要有以

下控制信号：

（１）外部数据输入请求标志：ｍａｓｔｅｒ—ｓｉｎｋ—ｄａｖ（２）第１个数据字输入标志：ｍａｓｔｅｒ—ｓｉｎｋ—ｓｏｐ

西北工业大学学报第２７卷

（３）ＦＦＴ核复位应答信号：ｍａｓｔｅｒ—ｓｉｎｋ—ｅｎａ

（４）ＦＦＴ核完成标志信号：ｍａｓｔｅｒ—ｓｏｕｒｃｅ—ｅｎａ

（５）输出数据帧起始标志：ｍａｓｔｅｒ—ｓｏｕｒｃｅ—ｓｏｐ

（６）输出数据帧结束标志：ｍａｓｔｅｒ－ｓｏｕｒｃｅ—ｅｏｐ

图３和图４分别是输人数据加载时序和输出数据控制时序。数据源端加载第１个数据到数据总线，同时将数据输入标志ｍａｓｔｅｒ—ｓｉｎｋ—ｓｏｐ置为高电平，表示输入的开始。在下一个时钟周期，ｍａｓｔｅｒ—ｓｉｎｋ—ｓｏｐ信号复位，并已自然顺序加载剩余的Ⅳ一１个数据样点。当加载完全部的Ｎ个输入数据后，ＦＦＴ核复位应答信号ｍａｓｔｅｒ—ｓｉｎｋ—ｅｎａ。向主机数据端表示不再接收新的输人数据。此后，ＦＦＴ核开始计算Ⅳ点离散傅立叶变换（ＤＦＴ）。

广ＬＺＺＺｚＺＺＺＺＺｚＩＺｚＺ乙

Ｉ

）西圃圆趔出出国出雹亚

缒西圈函函盈歪五匝图３输入数据流加载流程时序图

＿ＬＪ＿ｎ几１几广几几］ｎ一几ｎ］几一几几

凇固圆甚衄重魉赫

）囝四国嘞衄匝艇甄Ⅸ函囤

ＩＥ．（Ｐ０

Ｉ

ｎ

图４输出数据流程时序图

ＦＦＴ核内的处理器从内部输入缓冲区读取输入样点后，将ｍａｓｔｅｒ—ｓｉｎｋ—ｅｎａ信号重新置为高电平，准备读取下一帧输人数据，下一帧数据的起始时刻仍由ｍａｓｔｅｒ－ｓｉｎｋ—ｓｏｐ确定。当ＦＦＴ核完成ＤＦＴ计算以后，如果主机端的ｍａｓｔｅｒ—ｓｏｕｒｃｅ—ｄａｖ信号为高电平，表示可以接收计算结果，ＦＦＴ核将ｍａｓｔｅｒ—ｓｏｕｒｃｅ—ｅｎａ信号置为高电平，并以自然顺序输出复数变换结果。

为了满足这种缓冲突发结构的Ｉ／０数据流结构，必须在主机（ＤＳＰ）和ＦＦＴ核之间设计输入和输出缓冲区，因为ＤＳＰ的直接读操作和写操作很难满足ＦＦＴ核对输入和输出的时序要求。本文设计的ＦＦＴ硬件模块在ＦＰＧＡ内部设计了一个双端口ＲＡＭ作为输入缓冲区，设计了一个ＦＩＦＯ存储器作为输出缓冲区。ＤＳＰ首先向双端口ＲＡＭ中写数据，控制逻辑自动产生ＦＦＴ核所需的所有输入时序信号。ＦＦＴ核完成计算后，输出控制逻辑自动产生控制信号，控制输出的复数数据和指数因子写入ＦＩＦＯ存储器由ＤＳＰ读取，ＤＳＰ读完数据后，可以开始进行下一帧数据的ＦＦＴ处理。

４测试结果和结论

图５～图７是在示波器上测到的ＦＦＴ模块若干时序信号测试波形，经对比分析与ＦＦＴ—ＩＰ核要求的时序完全一致。

竺篙＝ｍ羔

蚤

第２期齐华等：一种块递推实时ＦＦＴ算法模块设计与实现

?２４３?

测量完整一帧输出数据起始标志ｍａｓｔｅｒ—ｓｏｕｒｃｅ—ｓｏｐ和结束标志ｍａｓｔｅｒ—ｓｏｕｒｃｅ—ｅｏｐ之间的时间间隔，就可以测试出ＦＦＴ模块的执行时间（包括计算时间和数据输人输出时间），测试结果为：在

８０

ＭＨｚ的时钟下，１０２４点复数ＦＦＴ的执行时间

为１２．８４（弘ｓ）。相同ＤＳＰ（ＴＭＳ３２０ＶＣ５４１６）采用ＤＳＰ标准算法库嘲中ＦＦＴ软件模块执行１０２４点复数ＦＦＴ，在同等时钟频率下，运行时间为４６０（ｕｓ）。两者相比，本文ＦＦＴ模块的运行速度提高约３５倍，实时性明显提高。

图７输出结束信号（ｓｏｕｒｃｅ—ｅｏｐ）测试波形

参考文献：

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Ｈａｎ

Ｙｉｎｇ．ＷａｎｇＸｕ，ＷｕＳｉｌｉａｎｇ．ＴｈｅＳｔｕｄｙｏｆＨｉｇｈ—Ｓｐｅｅｄ

ＷｉｎｄｏｗｅｄＣｏｍｐｌｅｘ

ＦＦＴＰｒｏｃｅｓｓｏｒｓＢａｓｅｄ

ｏｎ

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ＬｉＹｏｎｇ．ＴｈｅＳｔｕｄｙｏｆＲｅａｌ－ＴｉｍｅＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇａｎｄＩｔｓＡｐｐｌｉｃａｔｉｏｎ－Ｐｈ．ＤＴｈｅｓｉｓ，Ｘｉ’ａｎ，Ｎｏｒｔｈｗｅｓｔｅｒｎ

Ｐ０１ｙｔｅｃｈｎｉｃａｌ

Ｕｎｉｖｅｒｓｉｔｙ，２００６（ｉｎＣｈｉｎｅｓｅ）

ＵｚｕｎＩ

Ｓ，ＡｍｉｒａＡ，ＢｏｕｒｉｄａｎｅＡ．ＦＰＧＡＩｍｐｌｅｍｅｎｔａｔｉｏｎｓｏｆＦａｓｔＦｏｕｒｉｅｒＴｒａ鹏ｆｏｒｍｓｆｏｒＲｅａｌ—ＴｉｍｅＳｉｇｎａｌａｎｄＩｍａｇｅ

Ｐｒｏｃｅｓｓｉｎｇ．ＩＥＥ

ＰｒｏｃｅｅｄｉｎｇｓｌⅥｓｉｏｎ，Ｉｍａｇｅ

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Ｂｕｈｌｅｒ

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ｏｎ

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ｌ

ＳＰＲＵ５１８Ｄ，２００４

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ａ

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ｗｉｔｈＢｌｏｃｋＲｅｃｕｒｓｉＶｅＡ１９０ｒｉｔｈｍ

ＱｉＨｕａ，Ｌｉ

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Ａｂｓｔｒａｃｔ：Ａｉｍ．

Ｗｅ

ｐｒｏｐｏｓｅｗｈａｔｗｅｂｅｌｉｅｖｅｔｏｂｅ

ａ

ｂｅｔｔｅｒｍｏｄｕｌｅ，ｗｈｉｃｈｉｓｓｉｇｎｉｆｉｃａｎｔｌｙｆａｓｔｅｒｔｈａｎｔｈｅ

ＦＦＴ（ＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）ｓｏｆｔｗａｒｅｍｏｄｕｌｅｏｆＴＭＳ３２０Ｃ５４ｘＤＳＰ（ｄｉｇｉｔａｌｓｉｇｎａｌｐｒｏｃｅｓｓｏｒ）Ｌｉｂｒａｒｙｉｎ

ｒｅａｌ—ｔｉｍｅｐｅｒｆｏｒｍａｎｃｅ．

Ｔｈｅｋｅｙ

ｃｏｍｐｕｔｉｎｇ

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ＦＦＴｍｏｄｕｌｅ

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ａｒｅ

ｃｏｎｔｒｏｌｌｅｄｂｙＤＳＰ，ｓｏｉｔｉｓ

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３

?２４４?西北工业大学学报第２７卷

ｄｅｓｉｇｎｓｔｈｅＦＦｒｍｏｄｕｌｅｉｎａｃｃｏｒｄａｎｃｅｗｉｔｈｔｈｅｓｉｘｓｔｒｉｃｔｒｅｑｕｉｒｅｍｅｎｔｓｆｏｒｔｈｅｔｉｍｅｓｅｑｕｅｎｃｅｃｏｎｔｒｏｌｏｆｔｈｅＦＦＴ—ＩＰｃｏｒｅ．ＴｈｅｄｉａｇｒａｍｓｆｏｒｔｈｅｔｉｍｅｓｅｑｕｅｎｃｅｏｆｉｎｐｕｔｄａｔａｓｔｒｅａｍｌｏａｄｉｎｇａｎｄｏｕｔｐｕｔｄａｔａｓｔｒｅａｍｕｎｌｏａｄｉｎｇｒｅｓｐｅｃｔｉｖｅｌｙａｒｅｇｉＶｅｎｉｎＦｉｇｓ．３ａｎｄ４．Ｓｅｃｔｉｏｎ３ａｌｓｏｇｉＶｅｓｔｈｅｂｌｏｃｋｄｉａｇｒａｍｆｏｒｔｈｅｉｍｐＩｅｍｅｎｔａｔｉｏｎｏｆｔｈｅＦＦＴ—ＩＰｃｏｒｅ．Ｔｏｖｅｒｉｆｙｔｈｅｆｅａｌ—ｔｉｍｅｐｅｒｆｏｒｍａｎｃｅｏｆｔｈｅｂｌｏｃｋｒｅｃｕｒｓｉｖｅａｌｇｏｒｉｔｈｍ，ｗｅｕｓｅａｎｏｓｃｉｌｌｏｓｃｏｐｅｔｏｔｅｓｔｓｅＶｅｒａＩｔｉｍｅｓｅｑｕｅｎｃｅｓｉｇｎａＩｓｏｆｔｈｅＦＦＴｍｏｄｕｌｅ．Ｔｈｅｔｅｓｔｒｅｓｕｌｔｓ，ｇｉｖｅｎｉｎＦｉｇｓ．５，６ａｎｄ７，ｓｈｏｗｐｒｅｌｉｍｉｎａｒｉｌｙｔｈａｔｔｈｅｓｐｅｅｄｏｆｔｈｅＦＦＴｍｏｄｕｌｅｉｓａｂｏｕｔ３５ｔｉｍｅｓｆａｓｔｅｒｔｈａｎｔｈａｔｏｂａｔｉｎａｌｂｌｅｗｉｔｈｔｈｅｓｏｆｔｗａｒｅｍｏｄｕｌｅｏｆＴＭＳ３２０Ｃ５４ｘＤＳＰＬｉｂｒａｒｙ．

Ｋｅｙｗｏｒｄｓ：ｄｉｇｉｔａｌｓｉｇｎａｌｐｒｏｃｅｓｓｉｎｇ，ｆｉｅｌｄｐｒｏｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙｓ，ｆａｓｔＦｏｕｒｉｅｒｔｒａｎｓｆｏｒｍｓ，ｂｌｏｃｋｒｅｃｕｒｓｉｖｅａｌｇｏｒｉｔｈｍ

《挑大学选专业》２００６版至２００９版本科材料物理专业

６所大学（包括西北工业大学）名次及等级的变化武书连主编《挑大学选专业》多年。２００６版至

２００９版有６所大学一次以上达到本科材料物理专业Ａ＋＋等级，名次及等级变化的具体情况如下表所示。

大学北京科技西北工业中山东北西安交通武汉

２００６版２（Ａ＋＋）３（Ａ＋＋）１２（Ａ）１（Ａ＋＋）４（Ａ＋）５（Ａ＋）

２００７版２（Ａ＋十）１（Ａ＋＋）７（Ａ）３（Ａ＋＋）６（Ａ＋）４（Ａ＋＋）

２００８版２（Ａ＋＋）１（Ａ＋十）３（Ａ＋＋）７（Ａ＋）６（Ａ＋）４（Ａ＋＋）

２００９版１（Ａ＋＋）２（Ａ＋＋）３（Ａ＋＋）４（Ａ＋＋）５（Ａ＋＋）１１（Ａ）办本科材料物理专业历年校数：６２（０６版）、６７（０７版）、６８（０８版）、７２（０９版）。

胡沛泉

２００９年４月

一种块递推实时FFT算法模块设计与实现

作者：齐华， 李勇， 郝重阳， Qi Hua， Li Yong， Hao Chongyang

作者单位：西北工业大学电子信息学院,陕西,西安,710072

刊名：

西北工业大学学报

英文刊名：JOURNAL OF NORTHWESTERN POLYTECHNICAL UNIVERSITY

年，卷(期)：2009，27(2)

引用次数：0次

参考文献(8条)

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1.期刊论文陈安乐.国世超.韩方景OFDM系统中FFT算法的FPGA设计与实现-信息技术2009,33(12)

针对FFT算法在OFDM系统中的应用,对一般的FFT算法进行比较分析,设计了一种便于FPGA硬件实现的基4 FFT算法结构.该实现结构的设计以简化电路结构,节省硬件资源,便于扩展维护为目的,以第一级运算为基础实现多级FFT运算,采用了电路复用技术,以一种新的数据排序方式实现正序输入,正序输出,简化旋转因子的排列,并对一些相关的关键技术进行了设计改进.本设计在ISE10.1平台采用VHDL语言编程实现,并通过了仿真验证.

2.期刊论文陈炳权.CHEN Bing-quan基于FPGA的FIR滤波器FFT算法与DA算法实现-襄樊学院学报2005,26(2)

对FPGA中实现FIR滤波器乘法运算进行了研究,阐述了将乘法化为FFT算法和DA算法原理,并采用这2种算法设计出了FIR滤波器.通过Altera公司的EPF10k30器件的验证,证明了这2种方法是可行和高效的,其实现的滤波器的性能优于用DSP和传统方法实现的FIR滤波器.

3.学位论文梁丽芳基于FPGA利用FFT算法实现GPS C/A码捕获的研究2009

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4.期刊论文孙志坚.刘学梅.SUN Zhi-jian.Liu Xue-mei在FPGA中实现高速FFT算法的研究-青岛建筑工程学院学

报2005,26(2)

介绍了采用ALTERA公司的STRATIX系列芯片实现按频率抽取(DIF)的基2 FFT算法的设计和实现,而基于FPGA的高速FFT算法的实现是SAR实时信号处理机的核心.现在常用的FFT算法方案是采用高速DSP芯片实现,但近几年可编程器件的发展使得FPGA已经成为比DSP更优越的压缩处理方式.

5.学位论文杨贵FPGA在数字信号处理中的应用与研究2004

数字信号处理是信息科学中近几十年来发展最为迅速的学科之一.目前,数字信号处理广泛应用于通信、雷达、声纳、语音与图像处理等领域.而数字信号处理算法的硬件实现一般来讲有三种方式:用于通用目的的可编程DSP芯片;用于特定目的的固定功能DSP芯片组和ASIC;可以由用户编程的FPGA芯片.随着微电子技术的发展,采用现场可编程门阵列FPGA进行数字信号处理得到了飞速发展,FPGA正在越来越多地代替ASIC和PDSP用作前端数字信号处理的运算.该文主要探讨了基于FPGA数字信号处理的实现.首先详细阐述了数字信号处理的理论基础,重点讨论了离散傅立叶变换算法原理,由于快速傅立叶变换算法在实际中得到了广泛的应用,该文给出了基-2FFT算法原理、讨论了按时间抽取FFT算法的特点.该论文对硬件描述语言的描述方法和风格做了一定的探讨,介绍了硬件描述语言的开发环境MAXPLUSII.在此基础上,该论文详细阐述了数字集成系统的高层次设计方法,讨论了数字系统设计层次的划分和数字系统的自顶向下的设计方法,探讨了数字集成系统的系统级设计和寄存器传输级设计,描述了数字集成系统的高层次综合方法.最后该文描述了数字信号处理系统结构的实现方法,指出常见的高速、实时信号处理系统的四种结构;由于FFT算法在数字信号处理中占有重要的地位,所以该文提出了用FPGA实现FFT的一种设计思想,给出了总体实现框图;重点设计实现了FFT算法中的蝶形处理单元,采用了一种高效乘法器算法设计实现了蝶形处理单元中的旋转因子乘法器,从而提高了蝶形处理器的运算速度,降低了运算复杂度.

6.学位论文刘英哲基于FPGA/CPLD实现的FFT算法与仿真分析2005

可编程逻辑器件FPGA(现场可编程门阵列)和CPLD(复杂可编程逻辑器件)越来越多的应用于数字信号处理领域，与传统的ASIC(专用集成电路)和

DSP(数字信号处理器)相比，基于FPGA和CPLD实现的数字信号处理系统具有更高的实时性和可嵌入性，能够方便地实现系统的集成与功能扩展。

FFT的硬件结构主要包括蝶形处理器、存储单元、地址生成单元与控制单元。本文提出的算法在蝶形处理器内引入流水线结构，提高了FFT的运算速度。同时，流水线寄存器能够寄存蝶形运算中的公共项，这样在设计蝶形处理器时只用到了一个乘法器和两个加法器，降低了硬件电路的复杂度。 为了进一步提高FFT的运算速度，本文在深入研究各种乘法器算法的基础上，为蝶形处理器设计了一个并行乘法器。在实现该乘法器时，本文采用改进的布斯算法，用以减少部分积的个数。同时，使用华莱士树结构和4-2压缩器对部分积并行相加。 本文以32点复数FFT为例进行设计与逻辑综合。通过设计相应的存储单元，地址生成单元和控制单元完成FFT电路。电路的仿真结果与软件计算结果相符，证明了本文所提出的算法的正确性。 另外

，本文还对设计结果提出了进一步的改进方案，在乘法器内加入一级流水线寄存器，使FFT的速度能够提高到当前速度的两倍，这在实时性要求较高的场合具有极高的实用价值。

7.学位论文云霄可配置FFT/IFFT处理器的设计及其FPGA构造2009

随着电子技术和集成电路技术的飞速发展，数字信号处理已经广泛地应用于通信、信号处理、生物医学以及自动控制等领域中。离散傅立叶变换(DFT)及其快速算法FFT作为数字信号处理中的基本变换，有着广泛的应用。 FFT算法从出现到现在已有四十多年的历史，算法理论已经趋于成熟

，但是其具体实现方法却值得研究。面向高速、大容量数据流的FFT实时处理，可以通过数据并行处理或者采用多级流水线结构来实现。特别是流水线结构使得FFT处理器可以通过对模块级数的控制，很容易的实现不同点数的FFT计算。 本文在分析了两种FFT算法后，采用了按频率抽取的混合基算法作为FFT处理器的实现算法，并提出了一种高速、处理点数可变的流水线结构FFT处理器的实现方法。本设计以FPGA芯片StratixIIEP2S60F672C3为硬件平台，进行了仿真、综合等工作。仿真结果表明其计算结果达到了一定的精度，运算速度可以满足一般实时信号处理的要求。

8.会议论文王旭东固定几何结构的FFT算法及其FPGA实现2003

本文提出了一种面向FPGA实现的FFT固定几何结构算法.并利用FPGA器件内部丰富的逻辑单元,RAM,ROM和DSP块实现了FFT核心运算的并行化.与利用传统结构实现的FFT相比大大提高了FFT的运算速度.与用DSP实现的FFT相比速度也要快的多.

9.学位论文白德风基于FPGA的FFT信号处理器的设计与实现2008

现场可编程门阵列(FPGA)是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,它结合了微电子技术、电路技术和EDA(Electronics Design Automation)技术。随着它的广泛应用和快速发展,使设计电路的规模和集成度不断提高,同时也带来了电子系统设计方法和设计思想的不断推陈出新。

随着数字电子技术的发展,数字信号处理的理论和技术广泛的应用于通讯、语音处理、计算机和多媒体等领域。离散傅立叶变换(DFT)作为数字信号处理中的基本运算,发挥着重要作用。而快速傅里叶变换(FFT)算法的提出,使离散傅里叶变换的运算量减小了几个数量级,使得数字信号处理的实现变得更加容易。FFT已经成为现代数字信号处理的核心技术之一,因此对FFT算法及其实现方法的研究具有很强的理论和现实意义。 本文主要研究如何利用FPGA实现FFT算法,研制具有自主知识产权的FFT信号处理器。该设计采用高效基-16算法实现了一种4096点FFT复数浮点运算处理器,其蝶形处理单元的基-16运算核采用两级改进的基-4算法级联实现,仅用8个实数乘法器就可实现基-16蝶形单元所需的8次复数乘法运算,在保持处理速度的优势下,比传统的基-16算法节省了75％的乘法器逻辑资源。 在重点研究处理器蝶形单元设计的基础上,本文完成了整个FFT处理器电路的FPGA设计。首先基于对处理器功能和特点的分析,研究了FFT算法的选取和优化,并完成了处理器体系结构的设计；在此基础上,以提高处理器处理速度和减小硬件资源消耗为重点研究了具体的实现方案,完成了1.2万行RTL代码编程,并在XILINX公司提供的ISE 9.1i集成开发环境中实现了处理器各个模块的RTL设计：随后,以XILINX Spartan-3系列FPGA芯片xc3S1000为硬件平台,完成了整个FFT处理器的电路设计实现。 经过仿真验证,本文所设计的FFT处理器芯片运行速度达到了100MHz,占用的FPGA门数为552806,电路的信噪比可以达到50dB以上,达到了高速高性能的设计要求。

10.期刊论文窦秀梅.赵振纲.DOU Xiu-mei.ZHAO Zhen-gang基于IP核的FPGA FFT算法模块的设计与实现-无线电

工程2008,38(8)

介绍了一种基于IP核的FFT算法的设计与实现方法.FFT IP核允许设置不同的计算参数与结构,可以方便灵活地实现FFT算法.详细分析了FFT IP核的各个参数的意义.研究结果表明,应用FFT IP核能够设计出符合不同性能要求的高性能的傅里叶变换处理模块,缩短开发周期,节约成本.

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