信号完整性基础系列之十二——扩频时钟(SSC)及其测量方法

信号完整性基础系列之十二——扩频时钟（SSC）及其测量方法

汪进进美国力科公司深圳代表处

扩频时钟(SSC)就是频率按一定规律变化的时钟。SSC是英文Spread Sp ectrum Clocking 的简称，在PC和通信行业都有广泛应用。根据傅立叶变换原理，固定频率的时钟，其频谱能量集中在基波频率上，不易通过FCC，CISPR，VDE等认证，而频率变化的时钟，其频谱能量被分散在一定频谱范围上，峰值能量能减小2-18dB，如图一所示。扩频方法在通信行业被用做一种信号编码的方法，这种方法原理上具有减小EMI的优势，所谓CDMA（Code Division Mu ltiple Access）手机辐射小就是这个道理，因此电信运营商将CDMA称为“绿色通信”。扩频之后频谱的总能量没有减少，但由于FCC等规定的是电子设备发射的最大EMI不能超标，如图二所示，所以说SSC是降低EMI的有效方法。虽然EMI的减少可通过PCB布线，滤波，屏蔽等多种手段，但现在新的FFC要求PC主板能“开箱”通过EMI测试，通过外壳屏蔽的方法已不能满足这种要求，SSC成了降低EMI的必要手段。现在的主板芯片供应商都会支持芯片的扩频时钟功能。PCI-E,SATA,SAS,等几乎所有的高速芯片都支持SSC。当前热门的U SB3.0一致性测试中更是特别强调了SSC的测量。

图一SSC带来的频谱变化

图二FCC的规定

EMI的减少量和频率变化的调制程度有关。频率变化范围越大，EMI降低越大。但频率变化范围太大又会使PC系统时序设计带来困难。在Intel的Pen tium? 4处理器中，建议这种频率变化要小于时钟频率的0.8%。对于 100MHz 的时钟，如果按±0.8%来调制，频率的摆动范围就是99.2MHz-100.8MHz。但是如果要设计一个100MHz作为参考时钟的系统，调制后时钟频率工作到100.8M Hz时，处理器可能会工作到超出额定频率，带来不可预知的问题，所以在实际系统中，一般都采用负向调制以保证总线时序上的最小周期要求。如图二所示，SSC的频率在和之间调制。

图三 SSC调制方式

SSC的调制频率通常都选择大于30KHz（大于音频带宽）,即图三中的fm 大于30KHz。SSC的调制方式也有很多种，目前主要有三种。如图三所示。最简单的三角波形调制方式并不是能量分散的最好方式。有些公司声称其开发的专利方式能比竞争对手的减小EMI多2-3dB。图三中按最优化的调制方法的EMI 效果最好。这种最优化的方式正是按图三的方式调制的，波形比较复杂，频率变化过程精确控制。

图四不同的调制方式得到不同频谱效果

芯片的SSC功能是可以通过软件控制使能的。示波器的FFT分析也能够很容易看出当前工作状态有无SSC。图五为对SATA信号的FFT分析结果，能明显看到SSC能有效分散EMI的峰值能量。

图五蓝色表示没有SSC的频谱，红色表示有SSC的频谱

力科示波器的抖动追踪功能可以方便地在时域上观察SSC的调制频率和调制深度，观察调制波形的形状，并且能够测量追踪后的调制波形的幅值和频率来确认SSC工作是否正常。所谓抖动追踪功能，就是测量波形的每个周期的参数，并将此参数数值作为对应的每个周期的垂直轴从而分析出参数的变化过程，如图六所示。该功能是力科公司在1997年发明的，至今力科示波器仍保持这个功能方面的领先性。

图六抖动追踪功能的实现原理

抖动追踪功能的具体操作步骤有五步，图七所示为前四个操作步骤。步骤1，选择频率测量参数; 步骤2，将信号输入设置为Data; 步骤3，自动查找中心频率; 步骤4，跟踪频率参数。

图七通过抖动功能测量SSC的操作步骤

图八利用频率追踪功能观察和测量SSC

跟踪频率后得到的波形如图八中的F3（中间的蓝色波形）所示，然后我们要进行步骤5：对频率追踪后的波形进行滤波，最终得到F8（下面的绿色波形）。力科示波器在抖动追踪方面的优势是：即使在捕获20Mpts的数据样本时的抖动追踪结果还是实时的、动态的，有非常好的刷新速度，而其它品牌示波器的显示结果则是离线的，在1Mpts时的速度就非常非常慢，在20Mpts的时候通常会死机。对追踪后的波形测量频率（P2），最大值（P3），最小值（P4），峰峰值（P5），对应为前面提到的SSC的fm,等参数。

使用一阶的FC Golden PLL测量带有SSC的SATA眼图结果如图九左图所示，眼图必然会碰到模板，一阶PLL不能跟踪SSC带来的频率变化。采用二阶PLL测量出的眼图结果如右图所示，这使得在有SSC时能测量出有意义的眼图结果。有些芯片不能关闭SSC功能，那么这时候采用二阶PLL的方式仍然能判断出信号的质量。所以在有SSC时要注意串行数据眼图的PLL设置。

图九有SSC时PLL设置对测量眼图的影响

参考文献：

Spread Aware，Cypress Semiconductor Corporation

EMI Suppression Techniques with Spread Spectrum Frequency Timi ng Generator (SSFTG) ICs，Cypress Semiconductor Corporation

3，Intel? Pentium? 4 Processor in the 423-pin package EMI Guideli ne，Intel Corporation

扩频时钟(SSC)简介

SSC是英文Spread Spectrum Clocking的缩写，中文意思为“扩频时钟”，当下的绝大多数高速芯片，如PCIE、SATA、SAS、等都支持SSC功能。那么SSC究竟是干什么的呢 SSC的主要目的是减小EMI辐射。EMI一直是高速系统设计的难点，在传统设计中，主要通过滤波、接地、屏蔽等方法来减小EMI辐射，这些方法都是通过改变/切断EMI辐射路径来达到减小EMI辐射的目的，往往设计成本比较高，另外还有一种更好的治本方法，那就是在EMI源头上做文章，减小EMI的产生，SSC技术就是其中一种。学过信号与系统课程的同学都知道，对于固定频率的时钟，所有能量都集中在其基频上，其频谱很窄，但幅度很高，对外辐射能量很大，而对于频率变化的时钟，其能量会分散在一定频率范围上。 如上图所示，SSC时钟频谱平均分布在一定范围内，幅度很小，不会产生太大的EMI辐射。 一般用扩展率δ来衡量时钟扩展的深度，假设扩展前时钟频率为fc，频率扩展范围为Δf，则有： 向下方向扩频率：δ = -Δf /fc *100% 中心方向扩频率：δ = ±1/2Δf/fc *100% 向**向扩频率：δ = Δf/fc*100% 扩频率不能太小，也不能太大，太小了达不到预期效果，太大了不能满足总线的时序要求，引起系统误码，大多数高速芯片的SSC扩频率在%左右。

扩频的方法如下：假设有某时钟Y(t) = Asin2πfct，用w(t)波形来对基频时钟进行扩频，则扩频后的时钟Y’(t) = Asin2π(fc+w(t))t，未经扩频的时钟频谱是位于fc 的一条谱线，幅度为:A2/2，由于该频谱只是一条谱线，其幅度与频谱带宽B无关。但是，扩频时钟的频谱幅度取决其带宽B。由于扩频时钟的功率在Δf频带内分布相当均匀，其幅度为:A2B/(2Δf)，这样，我们可以得到EMI抑制率S为：S = 10log((A2/2)/( A2B/(2Δf))) = 10log(Δf/B)，单位为dB。 SSC的调制率通常用fm表示，也就是w(t)的周期，在该周期内SSC时钟频率变化Δf 并返回到初始频率。调制波形代表扩频时钟频率随时间的变化曲线，通常为锯齿波，如下图所示。 SSC 的使用会影响到串行数据眼图的测量效果，因此在进行信号眼图测量验证时需要选择合适的锁相环。一阶PLL往往不能跟踪SSC 带来的频率变化。测出来的眼图质量很差，而二阶PLL能很好的跟踪时钟频率的变化，所以在测试带SSC功能的SerDes眼图时，注意将CDR的PLL设为二阶。

数字信号处理知识点总结

《数字信号处理》辅导 一、离散时间信号和系统的时域分析 （一） 离散时间信号 （1）基本概念 信号：信号传递信息的函数也是独立变量的函数，这个变量可以是时间、空间位置等。 连续信号：在某个时间区间，除有限间断点外所有瞬时均有确定值。 模拟信号：是连续信号的特例。时间和幅度均连续。 离散信号：时间上不连续，幅度连续。常见离散信号——序列。 数字信号：幅度量化，时间和幅度均不连续。 （2）基本序列（课本第7——10页） 1）单位脉冲序列 1,0()0,0n n n δ=?=?≠? 2）单位阶跃序列 1,0 ()0,0n u n n ≥?=?≤? 3）矩形序列 1,01 ()0,0,N n N R n n n N ≤≤-?=?<≥? 4）实指数序列 ()n a u n 5）正弦序列 0()sin()x n A n ωθ=+ 6）复指数序列 ()j n n x n e e ωσ= （3）周期序列 1）定义：对于序列()x n ，若存在正整数N 使()(),x n x n N n =+-∞<<∞ 则称()x n 为周期序列，记为()x n ，N 为其周期。 注意正弦周期序列周期性的判定（课本第10页） 2）周期序列的表示方法： a.主值区间表示法 b.模N 表示法 3）周期延拓 设()x n 为N 点非周期序列，以周期序列L 对作()x n 无限次移位相加，即可得到周期序列()x n ，即 ()()i x n x n iL ∞ =-∞ = -∑ 当L N ≥时，()()()N x n x n R n = 当L N <时，()()()N x n x n R n ≠ （4）序列的分解 序列共轭对称分解定理：对于任意给定的整数M ，任何序列()x n 都可以分解成关于/2c M =共轭对称的序列()e x n 和共轭反对称的序列()o x n 之和，即

DDR的基础知识

DDR的基础知识 1.电源 DDR的电源可以分为三类： 主电源VDD和VDDQ， 主电源的要求是VDDQ=VDD，VDDQ是给IO buffer供电的电源，VDD是给但是一般的使用中都是把VDDQ和VDD合成一个电源使用。有的芯片还有VDDL，是给DLL供电的，也和VDD使用同一电源即可。 电源设计时，需要考虑电压，电流是否满足要求，电源的上电顺序和电源的上电时间，单调性等。 电源电压的要求一般在±5%以内。 电流需要根据使用的不同芯片，及芯片个数等进行计算。由于DDR的电流一般都比较大，所以PCB设计时，如果有一个完整的电源平面铺到管脚上，是最理想的状态，并且在电源入口加大电容储能，每个管脚上加一个100nF~10nF的小电容滤波。 参考电源Vref， 参考电源Vref要求跟随VDDQ，并且Vref=VDDQ/2，所以可以使用电源芯片提供，也可以采用电阻分压的方式得到。由于Vref一般电流较小，在几个mA~几十mA的数量级，所以用电阻分压的方式，即节约成本，又能在布局上比较灵活，放置的离Vref管脚比较近，紧密的跟随VDDQ电压，所以建议使用此种方式。需要注意分压用的电阻在100~10K均可，需要使用1%精度的电阻。 Vref参考电压的每个管脚上需要加10nF的点容滤波，并且每个分压电阻上也并联一个电容较好。 用于匹配的电压VTT(TrackingTermination Voltage)

VTT为匹配电阻上拉到的电源，VTT=VDDQ/2。DDR的设计中，根据拓扑结构的不同，有的设计使用不到VTT，如控制器带的DDR器件比较少的情况下。如果使用VTT，则VTT的电流要求是比较大的，所以需要走线使用铜皮铺过去。并且VTT要求电源即可以吸电流，又可以灌电流才可以。一般情况下可以使用专门为DDR设计的产生VTT的电源芯片来满足要求。 而且，每个拉到VTT的电阻旁一般放一个10Nf~100nF的电容，整个VTT电路上需要有uF级大电容进行储能。 一般情况下，DDR的数据线都是一驱一的拓扑结构，且DDR2和DDR3内部都有ODT做匹配，所以不需要拉到VTT做匹配即可得到较好的信号质量。而地址和控制信号线如果是多负载的情况下，会有一驱多，并且内部没有ODT，其拓扑结构为走T点的结构，所以常常需要使用VTT进行信号质量的匹配控制。 2. 时钟 DDR的时钟为差分走线，一般使用终端并联100欧姆的匹配方式，差分走线差分对控制阻抗为100ohm，单端线50ohm。需要注意的是，差分线也可以使用串联匹配，使用串联匹配的好处是可以控制差分信号的上升沿缓度，对EMI可能会有一定的作用。 3. 数据和DQS DQS信号相当于数据信号的参考时钟，它在走线时需要保持和CLK信号保持等长。DQS在DDR2以下为单端信号，DDR2可作为差分信号，也可做单端，做单端时需要将DQS-接地，而DDR3为差分信号，需要走线100ohm差分线。由于内部有ODT，所以DQS不需要终端并联100ohm电阻。每8bit数据信号对应一组DQS信号。 DQS信号在走线时需要与同组的DQS信号保持等长，控制单端50ohm的阻抗。在写数据时,DQ和DQS的中间对齐，在读数据时，DQ和DQS的边沿对齐。DQ信号多为一驱一，并且DDR2和DDR3有内部的ODT匹配，所以一般在进行串联匹配就可以了。

于博士信号完整性分析入门-初稿

于博士信号完整性分析入门 于争博士 https://www.wendangku.net/doc/8f16061189.html, 整理:runnphoenix

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信号分析与处理答案第二版完整版

信号分析与处理答案第 二版 HEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】

第二章习题参考解答 求下列系统的阶跃响应和冲激响应。 (1) 解当激励为时，响应为，即： 由于方程简单，可利用迭代法求解： ，， …， 由此可归纳出的表达式： 利用阶跃响应和冲激响应的关系，可以求得阶跃响应： (2) 解 (a)求冲激响应 ，当时，。 特征方程，解得特征根为。所以： …(2.1.2.1) 通过原方程迭代知，，，代入式(2.1.2.1)中得：解得，代入式(2.1.2.1)： …(2.1.2.2) 可验证满足式(2.1.2.2)，所以： (b)求阶跃响应 通解为 特解形式为，，代入原方程有，即 完全解为 通过原方程迭代之，，由此可得 解得，。所以阶跃响应为： (3)

解 (4) 解 当t>0时，原方程变为：。 …(2.1.3.1) …(2.1.3.2) 将(2.1.3.1)、式代入原方程，比较两边的系数得： 阶跃响应： 求下列离散序列的卷积和。 (1) 解用表 格法求 解 (2) 解用表 格法求 解 (3) 和 如题图2.2.3所示 解用表 格法求 解

(4) 解 (5) 解 (6) 解参见右图。 当时： 当时： 当时： 当时： 当时： (7) ， 解参见右图： 当时： 当时： 当时： 当时： 当时： (8) ，解参见右图

当时： 当时： 当时： 当时： (9) ， 解 (10) ， 解 或写作：

求下列连续信号的卷积。 (1) ， 解参见右图： 当时： 当时： 当时： 当时： 当时： 当时： (2) 和如图2.3.2所示 解当时： 当时： 当时： 当时： 当时： (3) ， 解 (4) ， 解 (5) ， 解参见右图。当时：当时： 当时：

FPGA内DCM全局时钟的使用详解

在 Xilinx 系列 FPGA 产品中，全局时钟网络是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。其时钟分配树结构如图1所示。 图1.Xilinx FPGA全局时钟分配树结构 针对不同类型的器件，Xilinx公司提供的全局时钟网络在数量、性能等方面略有区别，下面以Virtex-4系列芯片为例，简单介绍FPGA全局时钟网络结构。 Virtex- 4系列FPGA利用1.2V、90nm三栅极氧化层技术制造而成，与前一代器件相比，具备灵活的时钟解决方案，多达80个独立时钟与20个数字时钟管理器，差分全局时钟控制技术将歪斜与抖动降至最低。以全铜工艺实现的全局时钟网络，加上专用时钟缓冲与驱动结构，从而可使全局时钟到达芯片内部所有的逻辑可配置单元，且I/O单元以及块RAM的时延和抖动最小，可满足高速同步电路对时钟触发沿的苛刻需求。 在FPGA设计中，FPGA全局时钟路径需要专用的时钟缓冲和驱动，具有最小偏移和最大扇出能力，因此最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟，去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟，因为对于一个设计项目来说，全局时钟是最简单和最可预测的时钟。 在软件代码中，可通过调用原语 IBUFGP来使用全局时钟。IBUFGP的基本用法是： IBUFGP U1(.I(clk_in), .O(clk_out)); 全局时钟网络对FPGA设计性能的影响很大，所以本书在第11章还会更深入、更全面地介绍全局时钟网络以及相关使用方法。 DCM模块的使用 1．DCM模块的组成和功能介绍 数字时钟管理模块（Digital Clock Manager，DCM）是基于Xilinx的其他系列器件所采用的数字延迟锁相环（DLL，Delay Locked Loop）模块。在时钟的管理与控制方面，DCM与DLL相比，功能更强大，使用更灵活。DCM的功能包括消除时钟的延时、频率的合成、时钟相位的调整等系统方面的需求。DCM的主要优点在于：①实现零时钟偏移（Skew），消除时钟分配延迟，并实现时钟闭环控制；②时钟可以映射到PCB 上用于同步外部芯片，这样就减少了对外部芯片的要求，将芯片内外的时钟控制一体化，以利于系统设计。对于DCM模块来说，其关键参数为输入时钟频率范围、输出时钟频率范围、输入/输出时钟允许抖动范围等。

信号完整性分析基础系列之一——眼图测量

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MEMS振荡器替换石英振荡器。 目前，制造MEMS振荡器的主要厂商有SiTime、Discera 及EpsonToyocom等。SiTime和Discera制造硅材料的MEMS 振荡器，而EpsonToyocom的MEMS振荡器是采用被该公司称为“QMEMS”的工艺制造的石英MEMS振荡器。 除SiTime、Discera和SiliconClocks几家美国公司外，欧洲的恩智浦半导体、意法半导体等大企业都在投资MEMS 振荡器的开发。另外，芬兰技术研究中心VTT、MEMS公司VTI及精工爱普生(Seiko Epson)等也在开发MEMS振荡器。 与采用硅材料的MEMS同理，以石英为原料进行精微加工(光刻)的小型化、高性能的晶体元器件被定义为QMEMS(Quartz+MEMS)。石英MEMS振荡器正开始取代手机及GPS中带温度补偿电路的晶体振荡器(TCXO)。另一方面，硅材料的MEMS振荡器与温度稳定性指标比较容易满足的晶体振荡器(XO)展开了竞争。最先采用硅材料MEMS振荡器的产品有数字电视、数码摄像机以及车载后视摄像头等。 WTC预计，2012年之前，由于对相位噪声和温度补偿相关的性能要求较为苛刻，硅材料的MEMS振荡器很难在TCXO市场上普及。MEMS振荡器在替代石英晶体和锁相环IC的SoC方案里最有可能实现增长。

DDR3基本知识

DDR3基本知识 一、DDR3简介 DDR3（double-data-rate three synchronous dynamic random access memory）是应用在计算机及电子产品领域的一种高带宽并行数据总线。DDR3在DDR2的基础上继承发展而来，其数据传输速度为DDR2的两倍。同时，DDR3标准可以使单颗内存芯片的容量更为扩大，达到512Mb至8Gb，从而使采用DDR3芯片的内存条容量扩大到最高16GB。此外，DDR3的工作电压降低为1.5V，比采用1.8V的DDR2省电30%左右。说到底，这些指标上的提升在技术上最大的支撑来自于芯片制造工艺的提升，90nm甚至更先进的45nm制造工艺使得同样功能的MOS管可以制造的更小，从而带来更快、更密、更省电的技术提升。 DDR3的发展实在不能说是顺利，虽然在2005年就已经有最初的标准发布并于2007年应用于Intel P35 “Bearlake”芯片组上，但并没有像业界预想的那样很快替代DDR2，这中间还经历了对SDRAM业界影响深远的金融危机，不但使DDR3占领市场的速度更加减慢，还使DDR3在技术上一度走在世界领先地位的内存大厂奇梦达倒闭，实在是让人惋惜。虽然如此，DDR3现今是并行SDRAM家族中速度最快的成熟标准，JEDEC标准规定的DDR3最高速度可达1600MT/s（注，1MT/s即为每秒钟一百万次传输）。不仅如此，内存厂商还可以生产速度高于JEDEC标准的DDR3产品，如速度为2000MT/s的DDR3产品，甚至有报道称其最高速度可高达2500MT/s。 二、DDR存储器特性 1) 时钟的上升和下降沿同时传输数据 DDR存储器的主要优势就是能够同时在时钟循环的上升和下降沿提取 数据，从而把给定时钟频率的数据速率提高1倍。例如，在DDR200器件中，数据传输频率为200 MHz，而总线速度则为100 MHz。 2) 工作电压低 DDR1、DDR2和DDR3存储器的电压分别为2.5、1.8和1.5V，因此与采用3.3V的正常SDRAM芯片组相比，它们在电源管理中产生的热量更少，效率更高。 3) 延时小 延时性是DDR存储器的另一特性。存储器延时性可通过一系列数字体现，如用于DDR1的2-3-2-6-T1、3-4-4-8或2-2-2-5。这些数字表明存储器进行某一操作所需的时钟脉冲数，数字越小，存储越快。 这些数字代表的操作如下：CL- tRCD – tRP – tRAS – CMD。要理解它们，您必须牢记存储器被内部组织为一个矩阵，数据保存在行和列的交叉点。 ?CL：列地址选通脉冲（CAS）延迟，是从处理器发出数据内存请求到存储

信号完整性分析基础系列之二十四

信号完整性分析基础系列之二十四——关于抖动（上） 美国力科公司深圳代表处汪进进 写在前面的话 抖动话题是示波器测量的最高境界，也是最风云变换的一个话题，这是因为抖动是示波器测量的诸多功能中最和“数学”相关的。玩数学似乎是需要一定境界的。 “力科示波器是怎么测量抖动的?”，“这台示波器抖动测量准不准?”，“时钟抖动和数据抖动测量方法为什么不一样？”，“总体抖动和峰峰值抖动有什么区别? ”，“余辉方法测量抖动不是最方便吗？”，“抖动和眼图，浴盆曲线之间是什么?”，…… 关于抖动的问题层出不穷。这么多年来，在完成了“关于触发（上）、（下）”和“关于眼图（上）、（下）”，“关于S参数（上）（下）”等三篇拙作后，我一直希望有一篇“关于抖动”的文章问世，但每每下笔又忐忑而止，怕有谬误遗毒。今天，当我鼓起勇气来写关于抖动的时候，我需要特别说明，这是未定稿，恳请斧正。 抖动和波形余辉的关系 有一种比较传统的测量抖动的方法，就是利用余辉来查看信号边沿的变化，然后再用光标测量变化的大小（如图1所示），后来更进了一步，可以利用示波器的“余辉直方图”和相关参数自动测量出余辉的变化范围，这样测量的结果就被称为“抖动”。这个方法是在示波器还没有“测量统计”功能之前的方法，但在90年代初力科发明了测量统计功能之后，这个方法就逐渐被淘汰了。 图1 传统的抖动测量方法 这种传统的方法有下面这些缺点：（1）总会引入触发抖动，因此测量的结果很不准确。（2）只能测量某种参数的抖动，譬如触发上升沿，测量下降沿的余辉变化，反应了宽度的抖动，触发上升沿，测量相邻的上升沿的余辉变化，反应了周期的抖动。显然还有很多类型的抖动特别是最重要的TIE抖动无法测量出来。（3）抖动产生的因果关系的信息也无从得知。 定义抖动的四个维度 和抖动相关的名词非常多：时钟抖动，数据抖动; 周期抖动，TIE抖动，相位抖动，cycle-cycle抖动; 峰峰值抖动(pk-pk jitter)，有效值抖动(rms jitter);总体抖动(Tj)，随机抖动(Rj)，固有抖动(Dj);周期性抖动，DCD抖动，ISI抖动，数据相关性抖动; 定时抖动，基于误码率的抖动; 水平线以上的抖动和水平线以下的抖动…… 这些名词反应了定义抖动的不同维度。 回到“什么是抖动”的定义吧。其实抖动的定义一直没有统一，这可能也是因为需要表达清楚这个概念的维度比较多的原因。目前引用得比较多的定义是: Jitter is defined as the short-term variations of a digital signal’s significant instants from their ideal positions in time. 就是说抖动是信号在电平转换时，其边沿与理想位置之间的偏移量。如图2所示，红色的是表示理想信号，实际信号的边沿和红色信号边沿之间的偏差就是抖动。什么是“理想位置”，“理想位置”是怎么得到的？这是被问到后最不好回答的问题。

信号完整性分析基础之八——抖动的频域分析

在上两篇文章中，我们分别介绍了直方图（统计域分析）和抖动追踪（时域分析）在抖动分析中的应用。从抖动的直方图和抖动追踪波形上我们可以得到抖动的主要构成成分以及抖动参数的变化趋势。如需对抖动的构成做进一步的分析，还需要从频域角度去进一步分析抖动的跟踪波形。 抖动的频谱即是对抖动追踪（jitter track）波形做FFT运算。如下图1所示 为一个时钟周期测量参数的追踪、频谱分析步骤及效果，在抖动频谱图上可以清楚的看出某两个频率值点抖动比较大： 图1 抖动频谱 黄色为实际采集到的时钟波形（C1通道） P1测量C1通道时钟信号的时钟周期 F7函数对P1测量参数进行跟踪 F6对F7进行FFT分析 下图2所示为一典型的串行信号抖动追踪频谱图，从图中可看出各种抖动成分；DDj和Pj为窄带频谱（三角形谱或者谱线）但是DDj和Pj的区别是由于DDj是和码型相关的，其频率fDDJ一般会是数据位率的整数倍，如果Pj的频率fPJ正好等于fDDJ，那么从抖动的频谱图里面是很难将DDj和Pj精确的分开的，所以通常在抖动分解的过程中一般通过时域平均的方法来分解DDj；BUj主要由于串扰等因素引起的，一般分为两种，一种是窄带，但幅度较高，很显然这类BUJ也是很难和PJ区分开的，除非我们知道引起BUJ的源头，知道其频率，所以说我们在抖动测试时得到的PJ一般会包含这类BUJ(所以通常情况下对这类BUJ不加区分，直接算做PJ，而将BUJ分类为PJ和OBUJ，在之前的抖动分类文章中有提及)；另外一类是宽带的BUJ（很多时候也叫OBUJ，other bounded uncorrelated jitter），幅度很小，基本会埋没到RJ中去，这类抖动很容易被误算作RJ，目前使用在示波器上的抖动分解软件只有Lecroy最近推出的SDAII（基于NQ-SCALE抖动分解理论）能够较好的将这类抖动从Rj中剥离出来；RJ是 宽带频谱，幅度很小。

高速信号的扩频时钟的测试分析

胡为东系列文章之二 高速信号的SSC扩频时钟测试分析 美国力科公司胡为东摘要：由于FCC、IEC等规定电子产品的EMI辐射不能超出一定的标准。因此电路设计者需要从多个角度来思考如何降低系统的EMI辐射，如进行合理的PCB布线、滤波、屏蔽等。由于信号的辐射主要是由于信号的能量过于集中在其载波频率位置，导致信号的能量在某一频点位置处的产生过大的辐射发射。因此为了进一步有效的降低EMI辐射，芯片厂家在设计芯片时也给容易产生EMI的信号增加了SSC（Spread Spectrum Clocking）即扩频时钟的功能，采用SSC的功能可以有效的降低信号所产生的EMI。当前PCIE、SATA、SAS、USB3.0等几乎所有的高速芯片都支持SSC的功能。本文就将SSC的基本概念、SSC的测试测量方法做一介绍。 关键词：力科SSC 扩频时钟EMI 眼图 一、SSC（扩频时钟）的概念 如下图1所示为一信号在是否具有SSC前后的频谱对比。图中蓝色曲线为没有SSC时候的频谱，浅色的为具有SSC时的频谱。从图中可见，未加SSC时，信号的能量非常集中，且幅度很大；而加了SSC后，信号能量被分散到一个频带范围以内，信号能量的整体幅度也有明显降低，这样信号的EMI辐射发射就将会得到非常有效的抑制。这就是通过使用SSC 扩频时钟的方法抑制EMI辐射的基本原理。 使用SSC的方法能在多大程度上抑制EMI辐射和调制后信号能量在多宽频率范围内变化有关，频率变化范围越大，EMI抑制量越大。但这两者需要一个权衡，因为频率变化范围太大会使系统的时序设计带来困难。在Intel的Pentium4处理器中建议此频率变化范围要小于时钟频率的0.8%，如对于100MHZ的时钟，如果按照+/-8%来调制的话，频率的变化范围就是99.2MHZ-100.8MHZ。而对于100MHZ参考时钟的系统工作到100.8MHZ，可能会 图1 SSC扩频时钟的图示 导致处理器超出额定工作频率，带来其它系统工作问题。因此在实际系统工作中一般都采用

第二章 语音信号处理基础知识

第二章语音信号处理基础知识 1、语音信号处理？ 语音信号处理是研究用数字信号处理技术对语音信号进行处理的一门学科。 2、语音信号处理的目的？ 1）如何有效地，精确地表示、存储、传递语音信号及其特征信息；2）如何用机器来模仿人类，通过处理某种运算以达到某种用途的要求，例如人工合成出语音，辨识出说话人、识别出说话内容等。 因此，在研究各种语音信号处理技术之前，需要了解语音信号的基本特性，同时，要根据语音的产生过程建立实用及便于分析的语音信号模型。 本章主要包括三方面内容：语音的产生过程、语音信号的特性分析以及语音信号生成的数学模型。 第一部分内容语音的产生过程，我们要弄清两个问题：1）什么是语音？2）语音的产生过程？ 3、什么是语音？ 语音是带有语言的声音。人们讲话时发出的话语叫语音，它是一种声音，由人的发音器官发出且具有一定的语法和意义。语音是声音和语言的组合体，所以对于语音的研究包括：1)语音中各个音的排列由一些规则控制，对这些规则及其含义的研究成为语言学；2）对语音中各个音的物理特征和分类的研究称为语音学。 4、语音的产生 语音的产生依赖于人类的发声器官。人的发音器官包括：肺、气管、喉、咽、鼻、口等。 ◆喉以上的部分称为声道，其形状随发出声音的不同而变化； ◆喉的部分称为声门。 ◆喉部的声带是对发音影响很大的器官。声带振动产生声音。 ◆声带开启和闭合使气流形成一系列脉冲。

每开启和闭合一次的时间即振动周期称为基音周期，其倒数为基音频率，简称基频。基频决定了声音频率的高低，频率快则音调高，频率慢则音调低。 基音的范围约为70 -- 350Hz,与说话人的性别、年龄等情况有关。 人的说话过程可以分为五个阶段：（1）想说阶段（2）说出阶段（3）传送阶段（4）理解阶段（5）接收阶段。 人的说话的过程： 1）想说阶段：人的说话首先是客观事实在大脑中的反映，经大脑的决策产生了说话的动机； 接着说话神经中枢选择适当的单词、短语以及按照语法规则的组合，以表达想说的内容和情感。 2）说出阶段：由想说阶段大脑中枢的决策，以脉冲形式向发音器官发出指令，使得舌、唇、鄂、声带、肺等部分的肌肉协调地动作，发出声音。与此同时，大脑也发出一些指令给其他有关器官，使之产生各种动作来配合言语的效果，如表情、手势、身体姿态等。经常有些人说话时会手舞足蹈。另外，还会开动“反馈”系统来帮助修正语音。 3）传送阶段：说出的话语是一连串声波，凭借空气为媒介传送到听者的耳朵。有时遇到某种阻碍或其他声响的干扰，使声音产生损耗或失真。 4）接收阶段：从外耳收集的声波信息，经过中耳的放大作用，达到内耳。经过内耳基底膜的振动，激发器官内的神经元使之产生脉冲，将信息以脉冲形式传送给大脑。 5）理解阶段：听觉神经中枢收到脉冲信息后，经过一种至今尚未完全了解的方式，辨认说话人及听到的信息，从而听懂说话人的话。 再开始介绍语音信号的特性之前，我们先了解一下语音和语言的定义。 5、语言 是从人们的话语中概括总结出来的规律性的符号系统。包括构成语言的语素、词、短语和句子等不同层次的单位，以及词法、句法、文脉等语法和语义内容。语言学是语音信号处理的基础。例如，可以利用句法和语义信息减少语音识别中搜索匹配范围，提高正确识别率。 6、语音学 Phonetics是研究言语过程的一门科学。它考虑的是语音产生、语音感知等的过程以及语音中各个音的特征和分类问题。现代语音学发展成为三个分支：发音语音学、声学语音学以

信号链基础知识之几个关键的基本概念

信号链基础知识之几个关键的基本概念 一直有人说“一年数字，十年模拟。”。大致意思我猜是说：数字技术相对而言比较简单易懂，而模拟技术是非常深奥难以掌握的。我觉得即便这句话并非“空穴来风”，模拟电子技术也不可能离开那些非常基础的东西而成为美丽、高不可攀的“空中楼阁”。所以说，模拟电子技术的“深不可测”并不应该成为我们畏惧它的原因，相反，我们应该尽量把基础知识打扎实，迎难而上，去体会“模拟技术是一种艺术”！ （1）输入失调电压（Input offset voltage——Vio）： 定义：Vio是使输出电压为零时在运放输入端所加的一个补偿电压。 实际上，由于运放的输入级电路参数不可能绝对对称，所以当输入电压为零时，输出电压并不为零。内部两个差分晶体管的微小差异，通过A倍放大后，即可产生一个不容忽视的输出电压。下图是由输入偏移电压产生的一种极端情况（这个图已把问题说得简单、明了，我就不多说了）， 由此可见，输入偏移电压有时可能使得运放输出级的工作状态进入非线性区。So，要想使运放工作在线性区的话，我们就不得不事先对运放进行调零的操作了！——进行人为地输入一个补偿电压。如下图所示：

（2）输入失调电流（Input Offset Current——Iio）： 碎碎念：对于FET运算放大器来说，由于其输入电阻是“出了名”的极大，以致该类运放的输入失调电流一般是极小的，不至于在运放的输入端产生额外严重的补偿电压。However，反观双极性运算放大器，其输入失调电流在多处情况下是令人无法忍受的，一个有效的处理办法是：尽量使得运放的同相与反相两端保持良好的对称状态，以减小输入失调电流。 （3）负反馈（Negative Feedback）： 由于运放一般具有极大的开环电压增益，所以两个输入端即便是只有很小的电压差，运放的输出级也有可能轻易到达饱和区域。由此，运放几乎只能用于比较器应用了。但是，当引入负反馈后，运放就变成一种非常有用的器件了。引入负反馈能够给放大器的性能带来多方面的改善，比如可以稳定放大倍数、改变输入电阻和输出电阻、展宽频带、减小非线性失真等，考虑到博文的篇幅，留待后文再针对这些情况作专门的分析和讨论。

信号完整性分析

信号完整性背景 信号完整性问题引起人们的注意，最早起源于一次奇怪的设计失败现象。当时，美国硅谷一家著名的影像探测系统制造商早在7 年前就已经成功设计、制造并上市的产品，却在最近从生产线下线的产品中出现了问题，新产品无法正常运行，这是个20MHz 的系统设计，似乎无须考虑高速设计方面的问题，更为让产品设计工程师们困惑的是新产品没有任何设计上的修改，甚至采用的元器件型号也与原始设计的要求一致，唯一的区别是 IC 制造技术的进步，新采购的电子元器件实现了小型化、快速化。新的器件工艺技术使得新生产的每一个芯片都成为高速器件，也正是这些高速器件应用中的信号完整性问题导致了系统的失败。随着集成电路(IC)开关速度的提高，信号的上升和下降时间迅速缩减，不管信号频率如何，系统都将成为高速系统并且会出现各种各样的信号完整性问题。在高速PCB 系统设计方面信号完整性问题主要体现为：工作频率的提高和信号上升/下降时间的缩短，会使系统的时序余量减小甚至出现时序方面的问题；传输线效应导致信号在传输过程中的噪声容限、单调性甚至逻辑错误；信号间的串扰随着信号沿的时间减少而加剧；以及当信号沿的时间接近0.5ns 及以下时，电源系统的稳定性下降和出现电磁干扰问题。

信号完整性含义 信号完整性(Signal Integrity)简称SI，指信号从驱动端沿传输线到达接收端后波形的完整程度。即信号在电路中以正确的时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。从广义上讲，信号完整性问题指的是在高速产品中由互连线引起的所有问题，主要表现为五个方面:

高级抖动溯源分析方法 (孙灯亮)

高级抖动溯源分析方法 安捷伦科技（中国）有限公司孙灯亮 抖动的定义及和相位噪声和频率噪声的关系 抖动是数字系统的信号完整性测试的核心内容之一，是时钟和串行信号的最重要测量参数（注：并行总线的最重要测量参数是建立时间和保持时间）。 一般这样定义抖动：“信号的某特定时刻相对于其理想时间位置上的短期偏离为抖动”（参考：Bell Communications Research,Inc(Bellcore),"Synchrous Optical Network(SONET) Transport Systems:Common Generic Criteria, TR-253-CORE",Issue 2, Rev No.1, December 1997".如图1所示。其中快过10HZ的偏离定义为抖动（Jitter)，漫过10Hz的偏离定义为漂 移（Wander)。 图1. 时钟和数据抖动的定义 抖动和相位噪声和频率噪声有什么关系呢？ 图2.抖动和相位噪声和频率噪声的关系

抖动成分的分解及各个抖动成分的特征及产生原因 随着信号速率的不断提高和对精度的越来越高要求，需要进行抖动成分的分离以更深入表征抖动特征和查找问题根源。一般按图3进行抖动成分的分离。 图3.抖动成分分离图 各个英文的中文翻译如下。 Total Jitter(TJ)：总体抖动； Random Jitter(RJ):随机抖动； Deterministic Jitter(DJ):确定性抖动； Data Dependent Jitter(DDJ)：数据相关抖动； Periodic Jitter(PJ):周期性抖动； Inter-symbol Interference(ISI):码间干扰 Duty Cycle Distortion(DCD)：占空比失真； Sub Rate Jitter(SRJ):子速率抖动。 下面分别讨论每种抖动成分的特征和产生原因。 1、随机抖动RJ 随机抖动是不能预测的定时噪声，因为它没有可以识别的模式。典型的随机噪声实例是在无线电接收机调谐到没有活动的载频时听到的声音。尽管在理论上随机过程具有任意概率分布，但我们假设随机抖动呈现高斯分布，以建立抖动模型。这种假设的原因之一是，在许多电路中，随机噪声的主要来源是热噪声(也称为Johnson 噪声或散粒噪声)，而热噪声呈现高斯分布。另一个比较基础的原因是，根据中心极限定理，不管各个噪声源采用什么分布，许多不相关的噪声源的合成效应该接近高斯分布。高斯分布也称为正态分布，但它的一个最重要的特点是：对高斯变量，它可以达到的峰值是无穷大。尽管这种随机变量的大多数样本将会聚集在中间值的周围，但在理论上，任何单一的样本，它可以偏离中间值任意大的量。所以，高斯分布都没有峰到峰边界值，从这种分布中的样本数越多，所测得的峰到峰值将越大。所以，我们用stdev或RMS(均方差)值来衡量随机抖动RJ。 2、确定性抖动DJ 确定抖动是可以重复的、可以预测的定时抖动。正因如此，这个抖动的峰到峰值具有上下限，在数量相对较少的观察基础上，通常可以以高置信度观察或预测其边界。DDJ和PJ 根据抖动特点和根本成因进一步细分了这类抖动。确定性抖动和随机抖动在统计图上可以用图4形象化表示。