高速pcb信号走线的经典规则让pcb设计不再难

高速pcb信号走线的经典规则让pcb设计不再难

?规则一：高速信号走线屏蔽规则 在高速的PCB设计中，时钟等关键的高速信号线，走线需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都会造成EMI的泄漏。建议屏蔽线，每1000mil，打孔接地。

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?规则二：高速信号的走线闭环规则

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?由于PCB板的密度越来越高，很多PCB LAYOUT工程师在走线的过程中，很容易出现一种失误，即时钟信号等高速信号网络，在多层的PCB走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI的辐射强度。

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?规则三：高速信号的走线开环规则

PCB设计原理及规范处理

PCB 设计规范二O 一O 年八月

目录 一．PCB 设计的布局规范- - - - - - - - - - - - - - - - - - - - - - - - -- - 3 ■布局设计原则- - - - - - - - - - - - - - - - - - - - - - - - - - - ------ - - 3 ■对布局设计的工艺要求- - - - - - - - - - - - - - - - - - - - - ------- - - 4 二．PCB 设计的布线规范- - - - - - - - - - - - - - - - - - - - - - - - - - 15 ■布线设计原则- - - - - - - - - - - - - - - - - - - - - - - - - - - ----- - - 15 ■对布线设计的工艺要求- - - - - - - - - - - - - - - - - - - - - - - ------ 16 三．PCB 设计的后处理规范- - - - - - - - - - - - - - - - - - - -- - - - - 25 ■测试点的添加- - - - - - - - - - - - - - - - - - - - - - - - - - ----- - - - 25 ■PCB 板的标注- - - - - - - - - - - - - - - - - - - - - - - - ----- - - - - 27 ■加工数据文件的生成- - - - - - - - - - - - - - - - - - - - - - ----- - - - 31 四．名词解释- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -- - - 33 ■金属孔、非金属孔、导通孔、异形孔、装配孔- - - - - - - - - ---- - 33 ■定位孔和光学定位点- - - - - - - - - - - - - - - - - - - - - - - ------ - 33 ■负片（Negative）和正片（Positive）- - - - - - - - - - - --- - - - - 33 ■回流焊（Reflow Soldering）和波峰焊（Wave Solder）- - --- - - 34 ■PCB 和PBA - - - - - - - - - - - - - - - - - - - - - - - - - - ---- --- - - 34

高速信号布线技巧

高速信号布线技巧 原文引自夔牛的博客 https://www.wendangku.net/doc/9018886356.html,/seutommy 1.多层布线 合理选择层数能大幅度降低印版那个中间层尺寸，能充分利用中间层来设置屏蔽，能更好的实现就近接地，能有效的降低寄生电感，能有效缩短信号的传输长度，能最大限度的降低信号间的交叉干扰。 2.引线弯折越少越好 高速电路器件管脚间的引线弯折越少越好。高速电路布线的引线最好采用全直线，需要弯折，可用45°折线或圆弧线。 3.引线越短越好 高速电路器件管脚间的引线越短越好。引线越长，带来的分布电感和分布电容值越大，对系统的高频信号通过产生很多的影响，同时也会改变电路的特性阻抗。 4.引线层间的交替越少越好 高速电路器件管脚间的引线层间交替越少越好。所谓“引线的层间交替越少越好”，是指元件连接过程中所用的过孔越少越好。据侧，一个过孔可带来约0.5pF的分布电容，导致电路的延迟明显增加，减少过孔数目能显著提高速度。 5.注意平行交叉干扰 高速电路布线要注意信号线近距离平行走线所引入的“交叉干扰”，若无法避免平行分布，可在平行信号的反面布置大面积“地”来大幅度减少干扰。同一层内的平行走线几乎无法避免，但是在相邻的两个层，走线的方向务必取为相互垂直。 6.底线包围 底线包围，也称地线隔离，对特别重要的信号线或局部单元实施地线包围的措施。有些信号对要求比较严格，要保证信号不受到干扰，比如时钟信号、告诉模拟信号、微小模拟信号等。为了保护这些信号尽量少受到周围信号线的串扰，可在这些信号走线的外围加上保护的地线，将要保护的信号线加在中间。 7.走线避免成环

各类信号走线不能形成环路，地线也不能形成电流环路。如果产生环路电路，将在系统中产生很大的干扰。 8.布置去耦电容 每个集成电路块的附近应该设置一个或者几个高频去耦电容。为集成片的瞬变电流提供就进的高频通道，使电流不至于通过环路面积较大的供电线路，从而大大减少了向外的辐射噪声。同时由于各集成片拥有自己的高频通道，相互之间没有公共阻抗，抑制了其阻抗耦合。 9.使用高频扼流环节 模拟地线、数字地线等接往公共地线时要用高频扼流环节。在实际装配高频扼流环节时用的网上是中心穿孔有导线的高频铁氧体磁珠. 10.避免分支和树桩 告诉信号布线应尽量避免分支或树桩。树桩对阻抗有很大影响，可以导致信号的反射和过冲，所以我们通常在设计时应避免树桩和分支。采用菊花链的方式，将对信号的影响降低。 11.信号线尽量走在内层 高频信号线走在表层容易产生较大电磁辐射，也容易受到外界电磁辐射或者因此的干扰。将高频信号先布线在电源和地线之间，通过电源还底层对电磁波的吸收，所产生的辐射将减少很多。

电路板设计规则.

本文由dongxuehui123贡献 doc文档可能在WAP端浏览体验不佳。建议您优 先选择TXT，或下载源文件到本机查看。 Protel 99 设置一、 Routing 1. Clearance Constant： 1 Object Kind：Vias,Thru-hole Pads →Object Kind： Vias,Tracks/Arcs,Fills,Smd Pads, Thru-hole：13 mil different nets only 2 Object Kind：Tracks/Arcs,Fill s,Smd Pads →Object Kind：Vias,Tracks/Arcs,Fills,Smd Pads, Thru-hole：19 mi different nets only 19 mil 2. Routing Conners 90 Degrees 100 100mil 3. 4. 5. 6. 7. 8. Routing layers：随已定（Any） Routing Priority： Board 0 Routing Topplogy： Board shortest Routing Via Style： 20 50 透孔 SMD： Width Constraint ：看情况定，Net 分组，如 12V 电源、3V 电源等。二、 Manufacting 1. Acute Angle Constraint： 45o 2. Confinement Constraint(最大尺寸 Board (*,* (*,* Keep Inside 3. 4. 5. 6. 7. Minimum Annular Ring ： Board 10 Paste Mask Expansion： Board 10 Polygon Connect Style ：Board Direct….. Power Plane Clearance： Board 20 Power Plane Connect Style Aboard ,Relief Connect, 10,4,20,20 8. Solder mask Expansion： Board 4mil 三、 Placement 1. 2. 3. 4. Component Clearance Constraint：(器件靠近 Board Board 100mil Component Orientations Rule： Board 0 Nets to Ignore： Board Permitted Layers Rule： Board Top Bottom 四、 1. 2. Other Short-Curent Constraint：Board Board Not Allowed Un-Routed Net Constrant ： Board 五、快捷键 1. 1 原理图F1：帮助 1 Protel 99 设置 2 3 4 5 6 Process ： Client：CascadeAllOpenDocuments Parameters： FileName=\Help\Protel.hlp|Topic=contents F3：查找下一个文本Process ： Sch：FindNextText Parameters： F7：点亮网络标号 Process ： Sch：SelectNet Parameters： F8：取消选中（点亮） Process ： Sch：DeSelectAllObjects Parameters： F9：显示全部电路 Process ： Sch：ZoomAll Parameters： F10：跳转到下一个错误标记 Process ： Sch：JumpToNextErrorMarker Parameters： 2. 电路板图 1 Ctrl-F2：显示网络所有连接的飞线 Process ： PCB：ShowConnections Parameters： SHOW=All 2 F2：显示网络连接的飞线 Process ： PCB：ShowConnections Parameters： SHOW=Net 3 F3：显示元件连接的飞线 Process ：PCB：ShowConnections Parameters： SHOW=ComponentNets 4 F4：隐藏飞线Process ： PCB：HideConnections Parameters： Hide=All 5 F5：移动元件 Process ：

差分信号走线原则

设计规则1 我们处理差分信号的第一个规则是：走线必须等长。有人激烈地反对这条规则。通常他们的争论的基础包括了信号时序。他们详尽地指出许多差分电路可以容忍差分信号两个部分相当的时序偏差而仍然能够可靠地进行翻转。根据使用的不同的逻辑门系列，可以容忍500 mil 的走线长度偏差。并且这些人们能够将这些情况用器件规范和信号时序图非常详尽地描绘出来。问题是，他们没有抓住要点！差分走线必须等长的原因与信号时序几乎没有任何关系。与之相关的仅仅是假定差分信号是大小相等且极性相反的以及如果这个假设不成立将会发生什么。将会发生的是：不受控的地电流开始流动，最好情况是良性的，最坏情况将导致严重的共模EMI问题。 因此，如果你依赖这样的假定，即：差分信号是大小相等且极性相反，并且因此没有通过地的电流，那么这个假定的一个必要推论就是差分信号对的长度必须相等。差分信号与环路面积：如果我们的差分电路处理的信号有着较慢的上升时间，高速设计规则不是问题。但是，假设我们正在处理的信号有着有较快的上升时间，什么样的额外的问题开始在差分线上发生呢？考虑一个设计，一对差分线从驱动器到接收器，跨越一个平面。同时假设走线长度完全相等，信号严格大小相等且极性相反。因此，没有通过地的返回电流。但是，尽管如此，平面层上存在一个感应电流！ 任何高速信号都能够（并且一定会）在相邻电路（或者平面）产生一个耦合信号。这种机制与串扰的机制完全相同。这是由电磁耦合，互感耦合与互容耦合的综合效果，引起的。因此，如同单端信号的返回电流倾向于在直接位于走线下方的平面上传播，差分线也会在其下方的平面上产生一个感应电流。 但这不是返回电流。所有的返回电流已经抵消了。因此，这纯粹是平面上的耦合噪声。问题是，如果电流必须在一个环路中流动，剩下来的电流到哪里去了呢？记住，我们有两根走线，其信号大小相等极性相反。其中一根走线在平面一个方向上耦合了一个信号，另一根在平面另一个方向上耦合了一个信号。平面上这两个耦合电流大小相等（假设其它方面设计得很好）。因此电流完全在差分走线下方的一个环路中流动（图3）。它们看上去就像是涡流。耦合电流在其中流动的环路由（a）差分线自身和（b）走线在每个端点之间的间隔来定义。 设计规则2 现在EMI 与环路面积已是广为人知了3。因此如果我们想控制EMI，就需要将环路面积最小化。并且做到这一点的方法引出了我们的第二条设计规则：将差分线彼此靠近布线。有人反对这条规则，事实上这条规则在上升时间较慢并且EMI 不是问题时并不是必须的。但是在高速环境中，差分线彼此靠得越近布线，走线下方所感应的电流的环路就越小，

高速PCB布线差分对走线

高速PCB布线差分对走线 为了避免不理想返回路径的影响，可以采用差分对走线。为了获得较好的信号完整性，可以选用差分对来对高速信号进行走线，如图1所示，LVDS电平的传输就采用差分传输线的方式。 图1 差分对走线实例 差分信号传输有很多优点，如： ·输出驱动总的dI/dr会大幅降低，从而减小了轨道塌陷和潜在的电磁干扰； ·与单端放大器相比，接收器中的差分放大器有更高的增益； ·差分信号在一对紧耦合差分对中传输时，在返回路径中对付串扰和突变的鲁棒性更好； ·因为每个信号都有自己的返回路径，所以差分新信号通过接插件或封装时，不易受 到开关噪声的干扰； 但是差分信号也有其缺点：首先是会产生潜在的EMI，如果不对差分信号进行恰当的平衡或滤波，或者存在任何共模信号，就可能会产生EMI问题；其次是和单端信号相比，传输差分信号需要双倍的信号线。 如图2所示为差分对走线在PCB上的横截面。D为两个差分对之间的距离；s为差分对两根信号线间的距离；W为差分对走线的宽度；Ff为介质厚度。

使用差分对走线时，要遵循以下原则： ·保持差分对的两信号走线之间的距离S在整个走线上为常数； ·确保D＞25，以最小化两个差分对信号之间的串扰； ·使差分对的两信号走线之间的距离S满足：S＝3H，以便使元件的反射阻抗最小化； ·将两差分信号线的长度保持相等，以消除信号的相位差； ·避免在差分对上使用多个过孔，过孔会产生阻抗不匹配和电感。 图2 PCB上的差分对走线 以前，只有不到50％的电路板采用可控阻抗互连线，而现在这一比例已超过90％。如今有不到50％的电路板使用了差分对，相信在不久的将来，随着对差分对原理和设计规则的了解加深，将会有超过90％的电路板使用它 欢迎转载，信息来源维库电子市场网（https://www.wendangku.net/doc/9018886356.html,）

硬件电路板设计规范标准

0目录 0目录 (2) 1概述 (4) 1.1适用范围 (4) 1.2参考标准或资料 (4) 1.3目的 (5) 2PCB设计任务的受理和计划 (5) 2.1PCB设计任务的受理 (5) 2.2理解设计要求并制定设计计划 (6) 3规范内容 (6) 3.1基本术语定义 (6) 3.2PCB板材要求: (7) 3.3元件库制作要求 (8) 3.3.1原理图元件库管理规范： (8) 3.3.2PCB封装库管理规范 (9) 3.4原理图绘制规范 (11) 3.5PCB设计前的准备 (12) 3.5.1创建网络表 (12) 3.5.2创建PCB板 (13) 3.6布局规范 (13) 3.6.1布局操作的基本原则 (13) 3.6.2热设计要求 (14) 3.6.3基本布局具体要求 (16) 3.7布线要求 (24) 3.7.1布线基本要求 (27) 3.7.2安规要求 (30)

3.8丝印要求 (32) 3.9可测试性要求 (33) 3.10PCB成板要求 (34) 3.10.1成板尺寸、外形要求 (34) 3.10.2固定孔、安装孔、过孔要求 (36) 4PCB存档文件 (37)

1概述 1.1 适用范围 本《规范》适用于设计的所有印制电路板（简称PCB）； 规范之前的相关标准、规范的内容如与本规范的规定相抵触的，以本规范为准。 1.2 参考标准或资料 下列标准包含的条文，通过在本标准中引用而构成本标准的条文。在标准出版时，所示版本均为有效。所有标准都会被修订，使用本标准的各方应探讨，使用下列标准最新版本的可能性: GB/4588.3—88 《印制电路板设计和使用》 Q/DKBA-Y001-1999《印制电路板CAD工艺设计规范》 《PCB工艺设计规范》 IEC60194 <<印制板设计、制造与组装术语与定义>> （Printed Circuit Board design manufacture and assembly-terms and definitions） IPC—A—600F <<印制板的验收条件>> （Acceptably of printed board） IEC60950 安规标准 GB/T 4677.16-1988 印制板一般检验方法

SATA高速差分信号设计规则

PCB设计挑战和建议作为PC、服务器和消费电子产品中重要的硬盘驱动器接口，串行ATA(SATA)发展迅猛并日益盛行。随着基于磁盘的存储在所有电子市场领域中变得越来越重要，系统设计工程师需要知道采用第一代SATA(1.5Gbps)和第二代SATA(3.0Gbps)协议的产品设计中的独特挑战。此外，系统设计工程师还需要了解新的SATA特性，以使其用途更广，功能更强，而不仅仅是简单地代替并行ATA。充分利用这些新特性并克服设计中存在的障碍，对成功推出采用SATA接口的产品非常关键。 日趋复杂的PCB布局布线设计对保证高速信号(如SATA)的正常工作至关重要。由于第一代和第二代SATA的速度分别高达1.5Gbps和3.0Gbps，因此铜箔蚀刻线布局的微小改动都会对电路性能造成很大的影响。SATA信号的上升时间约为100ps，如此快的上升时间，再加上有限的电信号传输速度，所以即使很短的走线也必须当成传输线来对待，因为这些走线上有很大部分的上升(或下降)电压。 高频效应处理不好，将会导致PCB无法工作或者工作起来时好时坏。为保证采用FR4 PCB板的SATA设计正常工作，必须遵守下面列出的FR4 PCB布局布线规则。这些规则可分为两大类：设计使用差分信号和避免阻抗不匹配。 高速差分信号设计规则包括： 1.SATA是高速差分信号，一个SATA连接包含一个发送信号对和一个接收 信号对，这些差分信号的走线长度差别应小于5mil。使差分对的走线长度保持一致非常重要，不匹配的走线长度会减小信令之间的差值，增加误码率，而且还会产生共模噪声，从而增加EMI辐射。差分信号线对应该 在电路板表层并排走线(微带线)，如果差分信号线对必须在不同的层走 线，那么过孔两侧的走线长度必须保持一致。 2.差分信号线对的走线不能太靠近，建议走线间距是走线相对于参考平面高 度的6至10倍(最好是10倍)。 3.为减少EMI，差分对的走线间距不要超过150mil。 4.SATA差分对的差分阻抗必须为100欧姆。 5.为减少串扰，同一层其它信号与差分信号线对之间的间距至少为走线相对 于参考平面高度的10至15倍。 6.在千兆位传输速度的差分信号上不要使用测试点。 避免阻抗不匹配的设计规则包括：

PCB板基本设计规则

一、PCB板基础知识 PCB概念 PCB是英文(Printed Circuie Board)印制线路板的简称。通常把在绝缘材上，按预定设计，制成印制线路、印制元件或两者组合而成的导电图形称为印制电路。而在绝缘基材上提供元器件之间电气连接的导电图形，称为印制线路。这样就把印制电路或印制线路的成品板称为印制线路板，亦称为印制板或印制电路板。 PCB几乎我们能见到的电子设备都离不开它，小到电子手表、计算器、通用电脑，大到计算机、通迅电子设备、军用武器系统，只要有集成电路等电子无器件，它们之间电气互连都要用到PCB。它提供集成电路等各种电子元器件固定装配的机械支撑、实现集成电路等各种电子元器件之间的布线和电气连接或电绝缘、提供所要求的电气特性，如特性阻抗等。同时为自动锡焊提供阻焊图形；为元器件插装、检查、维修提供识别字符和图形。 PCB是如何制造出来的呢？我们打开通用电脑的健盘就能看到一张软性薄膜（挠性的绝缘基材），印上有银白色（银浆）的导电图形与健位图形。因为通用丝网漏印方法得到这种图形，所以我们称这种印制线路板为挠性银浆印制线路板。而我们去电脑城看到的各种电脑主机板、显卡、网卡、调制解调器、声卡及家用电器上的印制电路板就不同了。它所用的基材是由纸基（常用于单面）或玻璃布基（常用于双面及多层），预浸酚醛或环氧树脂，表层一面或两面粘上覆铜簿再层压固化而成。这种线路板覆铜簿板材，我们就称它为刚性板。再制成印制线路板，我们就称它为刚性印制线路板。单面有印制线路图形我们称单面印制线路板，双面有印制线路图形，再通过孔的金属化进行双面互连形成的印制线路板，我们就称其为双面板。如果用一块双面作内层、二块单面作外层或二块双面作内层、二块单面作外层的印制线路板，通过定位系统及绝缘粘结材料交替在一起且导电图形按设计要求进行互连的印制线路板就成为四层、六层印制电路板了，也称为多层印制线路板。 现在已有超过100层的实用印制线路板了。 PCB板的元素 1.工作层面 对于印制电路板来说，工作层面可以分为6大类， 信号层（signal layer） 内部电源/接地层（internal plane layer） 机械层（mechanical layer）主要用来放置物理边界和放置尺寸标注等信息，起到相应的提示作用。 EDA软件可以提供16层的机械层。 防护层（mask layer）包括锡膏层和阻焊层两大类。锡膏层主要用于将表面贴元器件粘贴在 PCB上，阻焊层用于防止焊锡镀在不应该焊接的地方。 丝印层（silkscreen layer）在PCB板的TOP和BOTTOM层表面绘制元器件的外观轮廓和放置 字符串等。例如元器件的标识、标称值等以及放置厂家标志，生产日 期等。同时也是印制电路板上用来焊接元器件位置的依据，作用是使 PCB板具有可读性，便于电路的安装和维修。 其他工作层（other layer）禁止布线层Keep Out Layer 钻孔导引层drill guide layer 钻孔图层drill drawing layer

高速信号走线规则

高速信号走线规则 随着信号上升沿时间的减小，信号频率的提高，电子产品的EMI问题，也来越受到电子工程师的关注。 高速PCB设计的成功，对EMI的贡献越来越受到重视，几乎60％的EMI问题可以通过高速PCB来控制解决。 规则一：高速信号走线屏蔽规则 在高速的PCB设计中，时钟等关键的高速信号线，走需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都是会造成EMI的泄漏。建议屏蔽线，每1000mil，打孔接地。如上图所示。 规则二：高速信号的走线闭环规则 由于PCB板的密度越来越高，很多PCB LAYOUT工程师在走线的过程中，很容易出现这种失误，如下图所示： 时钟信号等高速信号网络，在多层的PCB走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI 的辐射强度。 规则三：高速信号的走线开环规则 规则二提到高速信号的闭环会造成EMI辐射，同样的开环同样会造成EMI辐射，如下图所示：

时钟信号等高速信号网络，在多层的PCB走线的时候产生了开环的结果，这样的开环结果将产生线形天线，增加EMI 的辐射强度。在设计中我们也要避免。 规则四：高速信号的特性阻抗连续规则 高速信号，在层与层之间切换的时候必须保证特性阻抗的连续，否则会增加EMI的辐射，如下图： 也就是：同层的布线的宽度必须连续，不同层的走线阻抗必须连续。 规则五：高速PCB设计的布线方向规则 相邻两层间的走线必须遵循垂直走线的原则，否则会造成线间的串扰，增加EMI辐射，如下图： 相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线间的串扰。 规则六：高速PCB设计中的拓扑结构规则 在高速PCB设计中有两个最为重要的内容，就是线路板特性阻抗的控制和多负载情况下的拓扑结构的设计。在高速的情况下，可以说拓扑结构的是否合理直接决定，产品的成功还是失败。 如上图所示，就是我们经常用到的菊花链式拓扑结构。这种拓扑结构一般用于几Mhz的情况下为益。高速的拓扑结构我们建议使用后端的星形对称结构。

PCB电路板设计的一般规范步骤

PCB设计步骤 一、电路版设计的先期工作 1、利用原理图设计工具绘制原理图，并且生成对应的网络表。当然，有些特殊情况下，如电路版比较简单，已经有了网络表等情况下也可以不进行原理图的设计，直接进入PCB设计系统，在PCB设计系统中，可以直接取用零件封装，人工生成网络表。 2、手工更改网络表将一些元件的固定用脚等原理图上没有的焊盘定义到与它相通的网络上，没任何物理连接的可定义到地或保护地等。将一些原理图和PCB封装库中引脚名称不一致的器件引脚名称改成和PCB封装库中的一致，特别是二、三极管等。 二、画出自己定义的非标准器件的封装库 建议将自己所画的器件都放入一个自己建立的PCB库专用设计文件。 三、设置PCB设计环境和绘制印刷电路的版框含中间的镂空等 1、进入PCB系统后的第一步就是设置PCB设计环境，包括设置格点大小和类型，光标类型，版层参数，布线参数等等。大多数参数都可以用系统默认值，而且这些参数经过设置之后，符合个人的习惯，以后无须再去修改。 2、规划电路版，主要是确定电路版的边框，包括电路版的尺寸大小等等。在需要放置固定孔的地方放上适当大小的焊盘。对于3mm的螺丝可用6.5~8mm的外径和3.2~3.5mm内径的焊盘对于标准板可从其它板或PCB izard中调入。 注意：在绘制电路版地边框前，一定要将当前层设置成Keep Out层，即禁止布线层。 四、打开所有要用到的PCB库文件后，调入网络表文件和修改零件封装 这一步是非常重要的一个环节，网络表是PCB自动布线的灵魂，也是原理图设计与印象电路版设计的接口，只有将网络表装入后，才能进行电路版的布线。 在原理图设计的过程中，ERC检查不会涉及到零件的封装问题。因此，原理图设计时，零件的封装可能被遗忘，在引进网络表时可以根据设计情况来修改或补充零件的封装。 当然，可以直接在PCB内人工生成网络表，并且指定零件封装。 五、布置零件封装的位置，也称零件布局 Protel99可以进行自动布局,也可以进行手动布局。如果进行自动布局，运行"Tools"下面的"Auto Place",用这个命令，你需要有足够的耐心。布线的关键是布局，多数设计者采用手动布局的形式。用鼠标选中一个元件，按住鼠标左键不放，拖住这个元件到达目的地，放开左键，将该元件固定。Protel99在布局方面新增加了一些技巧。新的交互式布局选项包含自动

SDRAM 类高速器件布线规则

Learn to walk first before you want to run…SDRAM 类高速器件布线规则 一个优秀的Layout，一块好的板子，并不是随便布线连同就可以实现电路要求的，凡事都得谨慎，此处别处摘要，讲述SDRAM类高速器件布线规则： 如果你没有信号完整性的知识和对传输线的认识，恐怕你很难看懂，如果你看不懂，那么请按这样一个通用的基本法则做： （1）DDR和主控芯片尽量靠近 （2）高速约束中设置所有信号、时钟线等长(最多允许50mils的冗余)，所有信号、时钟线长度不超过1000mils （3）尽量0过孔，元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视地层看不到与信号线交叉的地层分割线。 这样的话200M的DDR基本上是没有太大问题。其它的一些3W 20H法则就能做到尽量做到吧 3W原则: 这里3W是线与线之间的距离保持3倍线宽。你说3H也可以。但是这里H指的是线宽度。不是介质厚度。是为了减少线间串扰，应保证线间距足够大，如果线中心距不少于3倍线宽时，

则可保持70%的线间电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。针对EMI（电磁干扰：eg传导、辐射、谐波） 20H原则： 是指电源层相对地层内缩20H的距离，当然也是为抑制边缘辐射效应。在板的边缘会向外辐射电磁干扰。将电源层内缩，使得电场只在接地层的范围内传导。有效的提高了EMC。若内缩20H则可以将70%的电场限制在接地边沿内；内缩100H则可以将98%的电场限制在内。针对EMC（电磁兼容） 五---五规则： 印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层。 对于“五五规则”的时钟频率到5MHz或脉冲上升时间小于5ns，此处我严重不理解。。。时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面， 给回路电流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻抗，再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。时钟信号到其他信号应保持在20 mil*以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68 Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。 数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mil 内。与相匹配的DM和DQS串联匹配电阻RS值为0～33 Ω，并联匹配终端电阻RT值为25～68Ω。如果使用电阻排的方式匹配，则数据电阻排内不应有其他DDR信号。 地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在50～60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持在20 mil

Router布线详细设置-有图解

Router高级布线技巧 当设计高速信号PCB或者复杂的PCB时，常常需要考虑信号的干扰和抗干扰的问题，也就是设计这样的PCB时，需要提高PCB的电磁兼容性。为了实现这个目的，除了在原理图设计时增加抗干扰的元件外，在设计PCB时也必须考虑这个问题，而最重要的实现手段之一就是使用高速信号布线的基本技巧和原则。 高速信号布线的基本技巧包括控制走线长度、蛇形布线、差分对布线和等长布线，使用这些基本的布线方法，可以大大提高高速信号的质量和电磁兼容性。下面分别介绍这些布线方法的设置和操作。 10．5．1 控制走线长度 为了控制布线长度，可以对需要走线的网络或引脚对设置走线长度限制，将走线长度控制在一定的范围之内。控制走线长度的操作步骤如下： （1） 首先选择需要控制走线长度的网络。在项目浏览器中展开网络，然后选择需要控制走线长度的网络，例如本实例的CLKIN网络。 （2） 然后单击鼠标右键，并执行弹出快捷菜单中的Properties命令。执行该命令后，系统会弹出网络属性对话框，此时选择Length（长度）选型卡，如图10-57 所示。 此时可以设置走线长度的限制。选择Restrict length选项，然后分别在Minimum length编辑框中输入最小的长度值，如本实例设置为500mil;在Maximum length 编辑框中输入最大的长度值，如本实例设置为2000mil。 (3)设置了长度限制值后，单击OK按钮退出设置对话框。 设置网络走线长度限制后，走线时将遵守该长度设置，将走线控制在设置范围内。 设置长度限制规则后，在布线时就会显示走线长度监视器，动态显示布线的实际长度。 图10-57 长度选择卡 走线长度监视器能以图形的方式来帮助控制走线的长度。当设置长度限制规则后，走线长度信息成为走线时光标的一部分显示出来，这样可以很好地控制走线的长度，如图10-58所示。走线长度监视器会显示最小的和最大的允许布线长度，以及当前的实际长度，走线长度监视器在获得小于最大设置长度和大于最大设置长度的长度后，会显示不同的颜色。

PCI-E的高速PCB布线规则

PCI-E 布线规则 1、从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100MM）以内。 2、PCIE的PERP/N，PETP/N，PECKP/N是三个差分对线，注意保护（差分对之间的距离、差分对和所有非PCIE信号的距离是20MIL，以减少有害串扰的影响和电磁干扰（EMI）的影响。芯片及PCIE信号线反面避免高频信号线，最好全GND）。 3、差分对中2条走线的长度差最多5MIL。2条走线的每一部分都要求长度匹配。差分线的线宽7MIL，差分对中2条走线的间距是7MIL。 4、当PCIE信号对走线换层时，应在靠近信号对过孔处放置地信号过孔，每对信号建议置1到3个地信号过孔。PCIE差分对采用25/14的过孔，并且两个过孔必须放置的相互对称。 5、PCIE需要在发射端和接收端之间交流耦合，差分对的两个交流耦合电容必须有相同的封装尺寸，位置要对称且要摆放在靠近金手指这边，电容值推荐为0.1uF，不允许使用直插封装。 6、SCL等信号线不能穿越PCIE主芯片。 合理的走线设计可以信号的兼容性，减小信号的反射和电磁损耗。PCI-E 总线的信号线采用高速串行差分通信信号，因此，注重高速差分信号对的走线设计要求和规范，确保PCI-E 总线能进行正常通信。 PCI-E是一种双单工连接的点对点串行差分低电压互联。每个通道有两对差分信号：传输对Txp/Txn，接收对Rxp/Rxn。该信号工作在2.5 GHz并带有嵌入式时钟。嵌入式时钟通过消除不同差分对的长度匹配简化了布线规则。 随着PCI-E串行总线传输速率的不断增加，降低互连损耗和抖动预算的设计变得格外重要。在整个PCI-E背板的设计中，走线的难度主要存在于PCI-E的这些差分对。图1提供了PCI-E高速串行信号差分对走线中主要的规范，其中A、B、C和D四个方框中表示的是常见的四种PCI-E差分对的四种扇入扇出方式，其中以图中A所示的对称管脚方式扇入扇出效果最好，D为较好方式，B和C为可行方式。接下来本文将对PCI-E LVDS信号走线时的注意事项进行总结：

布线原则

1、[问]高频信号布线时要注意哪些问题？ [答] 1.信号线的阻抗匹配； 2.与其他信号线的空间隔离； 3.对于数字高频信号，差分线效果会更好； 2、[问] 在布板时，如果线密，过孔就可能要多，当然就会影响板子的电气性能，请问怎样提高板子的电气性能？ [答] 对于低频信号，过孔不要紧，高频信号尽量减少过孔。如果线多可以考虑多层板； 3、[问]是不是板子上加的去耦电容越多越好？ [答] 去耦电容需要在合适的位置加合适的值。例如，在你的模拟器件的供电端口就进加，并且需要用不同的电容值去滤除不同频率的杂散信号； 4、[问]一个好的板子它的标准是什么？ [答] 布局合理、功率线功率冗余度足够、高频阻抗阻抗、低频走线简洁. 5、[问]通孔和盲孔对信号的差异影响有多大？应用的原则是什么？ [答] 采用盲孔或埋孔是提高多层板密度、减少层数和板面尺寸的有效方法，并大大减少了镀覆通孔的数量。但相比较而言，通孔在工艺上好实现，成本较低，所以一般设计中都使用通孔。 6、[问]在涉及模拟数字混合系统的时候，有人建议电层分割，地平面采取整片敷铜，也有人建议电地层都分割，不同的地在电源源端点接，但是这样对信号的回流路径就远了，具体应用时应如何选择合适的方法？ [答] 如果你有高频>20MHz信号线，并且长度和数量都比较多，那么需要至少两层给这个模拟高频信号。一层信号线、一层大面积地，并且信号线层需要打足够的过孔到地。这样的目的是： 1、对于模拟信号，这提供了一个完整的传输介质和阻抗匹配； 2、地平面把模拟信号和其他数字信号进行隔离； 3、地回路足够小，因为你打了很多过孔，地有是一个大平面。 7、[问]在电路板中，信号输入插件在 PCB最左边沿，MCU在靠右边，那么在布局时是把稳压电源芯片放置在靠近接插件（电源IC输出5V经过一段比较长的路径才到达 MCU），还是把电源 IC放置到中间偏右（电源 IC的输出 5V的线到达MCU就比较短，但输入电源 线就经过比较长一段 PCB板）？或是有更好的布局？ [答] 首先你的所谓信号输入插件是否是模拟器件？如果是是模拟器件，建议你的电源布局应尽量不影响到模拟部分的信号完整性．因此有几点需要考虑（１）首先你的稳压电源芯片是否是比较干净，纹波小的电源．对模拟部分的供电，对电源的要求比较高． （２）模拟部分和你的ＭＣＵ是否是一个电源，在高精度电路的设计中，建议把模拟部分和数字部分的电源分开． （３）对数字部分的供电需要考虑到尽量减小对模拟电路部分的影响．

PCB设计常用规则

PCB设计常用规则 1、电气规则(electrical rules) 电气设计规则用来设置在电路板布线过程中所遵循的电气方面的规则，包括安全间距、短路、未布线网络和未连接引脚这四个方面的规则：（1）、安全间距规则(clearance) 全距离。 安全距离的各项规则以树形结构形式展开，用鼠标单击安全距离规则树中的一个规则名称，如polygon clearance，则对话框的右边区域将显示这个规则使用 铜与文件中其他的对象如走线、焊盘、过孔等的安全距离是0.5mm。 （2）、短路规则(short-circuit) 该规则设定电路板上的导线是否允许短路，在该规则的约束对话框中的constraints区域中选中allow short circuit复选框，则允许短路，反之则不允许短路。---一般保持默认不改 （3）、未布线网络规则(unrouted net) 该规则用于检查指定范围内的网络是否布线成功，如果网络中有布线不成功的，该网络上已经布完的导线将保留，没有成功布线的将保持飞线。---一般保持默认不改 （4）、未连接引脚规则(unconnected) 该规则用于检查指定范围内的元器件引脚是否连接成功。默认是一个空规则，如果有需要设计有关的规则，可以添加。 2、布线规则(routing rules) 布线规则主要是与布线设置有关的规则，共有以下七类： （1）、布线宽度(width) 该规则用于布线时的布线宽度的设定。用户可以为默写特定的网络设置布线宽度，如电源网络。一般每个特定的网络布线宽度规则需要添加一个规则，以便

于其他网络区分。 constraints区域内含有粉色框中的三个宽度约束，即：最小宽度、首选宽度和最大宽度(分别为从左到右的顺序说明)。该区域中还有四个可选项，即：分别检查导线/弧线的最小/最大宽度、检查敷铜连接的最小/最大宽度、特性阻抗驱动的线宽、只针对层集合中的层即可布线层(分别为从上到下顺序说明)。 （2）、布线方式(routing topology) 该规则用于定义引脚之间的布线方式。 此规则有七种布线方式，从上到下的顺序依次表示布线方式为：以最短路径布线、以水平方向为主的布线方式(水平与垂直比为5:1)、 以垂直方向为主的布线方式(垂直与水平比为5:1)、简易菊花状布线方式(需指定起点和终点，否则与shortest方式相同)、中间驱动的菊花状布线方式(需指定起点和终点，否则与shortest方式相同)、平衡菊花状布线方式(需指定起点和终点，否则与shortest方式相同)、放射状布线方式。---在自动布线时需要设置（3）、布线优先级别(routing priority) 该规则用于设置布线的优先次序，优先级别高的网络或对象会被优先布线。优先级别可以设置的范围是0到100，数字越大，级别越高。可在routing priority 选项中直接输入数字设置或用其右侧的增减按钮来调节。---在自动布线时需要设置 （4）、布线板层(routing layers) 该规则用于设置允许自动布线的板层，默认状态下其顶层为垂直走向，底层为水平走向(若要改变布线方向，则可执行auto route-->set up，再单击situs routing strategies对话框中的edit layer directions按钮，打开层布线方向设置对话框来设置走线方向)。---在自动布线时需要设置 （5）、布线转角(routing corners) 该规则用于设置自动布线的转角方式，有45°，90°和圆弧转角三种布线方式。---在自动布线时需要设置 （6）、布线过孔类型(routing via style) 该规则用于设置布线过程中自动放置的过孔尺寸参数，在constraints区域中设置过孔直径(via diameter)和过孔的钻孔直径(via hole size)。---在自动布线时需要

九条高速PCB信号走线规则

规则一高速信号走线屏蔽规则 在高速得PCB设计中,时钟等关键得高速信号线,走线需要进行屏蔽处理,如果没有屏蔽或只屏蔽了部分,都会造成EMI得泄漏。建议屏蔽线,每1000mil,打孔接地。 规则二高速信号得走线闭环规则 由于PCB板得密度越来越高,很多PCB LAYOUT工程师在走线得过程中,很容易出现一种失误,即时钟信号等高速信号网络,在多层得PCB走线得时候产生了闭环得结果,这样得闭环结果将产生环形天线,增加EMI得辐射强度。

规则三高速信号得走线开环规则 规则二提到高速信号得闭环会造成EMI辐射,然而开环同样会造成EMI辐射。时钟信号等高速信号网络,在多层得PCB走线得时候一旦产生了开环得结果,将产生线形天线,增加EMI得辐射强度。

规则四高速信号得特性阻抗连续规则 高速信号,在层与层之间切换得时候必须保证特性阻抗得连续,否则会增加EMI得辐射。也就就是说,同层得布线得宽度必须连续,不同层得走线阻抗必须连续。 规则五高速PCB设计得布线方向规则 相邻两层间得走线必须遵循垂直走线得原则,否则会造成线间得串扰,增加EMI辐射。简而言之,相邻得布线层遵循横平竖垂得布线方向,垂直得布线可以抑制线间得串扰。

规则六高速PCB设计中得拓扑结构规则 在高速PCB设计中,线路板特性阻抗得控制与多负载情况下得拓扑结构得设计,直接决定着产品得成功还就是失败。图示为菊花链式拓扑结构,一般用于几Mhz 得情况下为益。高速PCB设计中建议使用后端得星形对称结构。 规则七走线长度得谐振规则

检查信号线得长度与信号得频率就是否构成谐振,即当布线长度为信号波长1/4得时候得整数倍时,此布线将产生谐振,而谐振就会辐射电磁波,产生干扰。 规则八回流路径规则 所有得高速信号必须有良好得回流路径。尽可能地保证时钟等高速信号得回流路径最小。否则会极大得增加辐射,并且辐射得大小与信号路径与回流路径所包围得面积成正比。 规则九器件得退耦电容摆放规则

pads高速布线规则

高速布线规则 SDRAM的布线规则 该嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在32位模式下。最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求： 1. SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频 率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。误差允许在20mil以内。 2. 地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。 尽量走成菊花链拓补。可有效控制高次谐波干扰，可比时钟线长，但不能短。 3. SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同 一层布线，数据线与时钟线的线长差控制在50mil内。 根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM_CLK，SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到 对应的net上。使得各个net都具有线宽、线距约束属性。最后为不同的信号组选择合适的约束即可。但是设置的约束在系统CPU内部是无法达到的。因为EP9315为BGA封装。pin间距1.27毫米，显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU特殊走线区域cpu_area。并加上area属性，在此区域中另 设置适合BGA内部走线的约束。 Xnet在IDE总线等长布线中的应用 系统中的IDE接口设计 EP9315强大的外设接口能力能够直接驱动IDE硬盘，布线时需要注意IDE总线的等长设置，但是IDE总线这类高速线需要端接匹配，可以防止信号反射和回流。如图2所示其中的排阻起到了端接匹配的作用，但使得整个走线被分为好几个NET，而Allegro中常用的走线长度设置propagation_delay和relative_propagation_delay只能针对同一NET设置.IDE总线信号由EP9315扇出，要求EP9315到IDE接口走线DD*+UBDD*(如图2中NET)等长，误差为+/-20mil，最简单的方法是分别设置DD*等长和UBDD*等长，误差各位+/-10mil，就可以达到要求，但是增加了布线难度，特别当DD*有较大绕线空间。而UBDD*没有足够绕线空间时。这样设置等长不可行。Allegro提供了一种方法，将DD*和UBDD* 走线相加再进行等长比对，这就要用到Xnet。