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EDA课程设计数字跑表讲课讲稿

燕山大学

课程设计说明书题目：数字跑表

学院(系)：

年级专业：

学号：

学生姓名：

指导教师：

教师职称：

燕山大学课程设计（论文）任务书

院（系）：电气工程学院基层教学单位：电子实验中心

2013年12月27日

第1章设计题目及要求 (4)

第2章设计说明 (4)

2.1 设计思路 (4)

2.2 真值表 (4)

2.3 原理图 (5)

2.4 波形仿真图 (6)

2.5 模块介绍 (6)

第3章管脚锁定及硬件连线 (10)

3.1 管脚锁定 (10)

3.2 硬件接线 (10)

心得体会 (11)

参考文献 (12)

第一章设计题目及要求

设计题目：数字跑表

设计要求：

1.在6个数码管上分别显示百分秒、秒和分钟；

2.具有暂停/启动功能；

3.具有重新开始功能；

4.具有超时提示功能，当到达某一设定时间后指示灯亮；

5.用频率组模块实现跑表频率设置；

6.用拨码开关设置功能键。

第二章设计说明

2.1 设计思路

首先是设计一个100*60*60的计时模块，完成对时间的计时工作，并使其显示在数码管上;其次要设计一个控制模块，可以使跑表具有启动、暂停及重新开始的功能；数字跑表要能准确记时需要100HZ的时钟信号，可以利用一个分频模块即10进制计数器得到100HZ的时钟脉冲作为时钟信号输入；对于超时提示部分，在跑表时间达到1分钟以后指示灯常亮，在此基础上添加蜂鸣声以求达到更好的提示效果。

2.2 真值表

2.3 原理图

2.4 波形仿真图

2.5 模块介绍（1）计时模块

原理图如下

波形仿真图如下

本模块由两个60进制计数器和一个100进制计数器构成，从而实现百分秒向秒、秒向分的计数功能需求。60进制计数器及100进制计数器均采用两个74LS160，采用整体置数方式接成。从60进制计数器和100进制计数器这三个输出端分别印出八个端口（百分秒、秒、分的个位及十位分别由四个二进制代码表示）。(秒个位：SA0,SB0,SC0,SD0;秒十位：SA1,SB1,SC1,SD1;分个位：MA0,MB0,MC0,MD0;分十位：MA1,MB1,MC1,MD1;百分秒个位：MSA0,MSB0,MSC0,MSD0;百分秒十位：MSA1,MSB1,MSC1,MSD1.) 百分秒用100进制计时器表示，秒和分各用一个60进制计数器表示，将3个计数器相连就形成了一个数字跑表的主要计时系统。通过计时器部分的管脚锁定把计时器与输出的数码管相连实现数据的输出，使数字跑表的百分秒、秒、分通过静态数码管自右向左表示出来。

（2）控制模块

原理图如下

波形仿真图如下

与门可控制时钟信号的输出与否，当START_STOP端加高电平时OUT2有时钟信号输出，跑表运行，当START_STOP端加低电平时OUT2没有时钟信号输出，跑表停止，从而实现开始和暂停的功能。REST是清零按钮，REST经过一个非门接到计时模块各个芯片的清零端，当REST为高电平时，OUT1输出低电平，计时模块清零，当REST为低电平时，OUT1输出高电平，此时跑表工作，从而实现其复位功能。超时提示功能的控制将在超时提示模块的介绍中进行叙述。

（3）分频模块

原理图如下

波形仿真图如下

将74161接成10进制计数器，将1024HZ的时钟频率转换成近似于100HZ的时钟信号即所需的输入时钟信号，从而实现分频功能。将得到的时钟信号输入到总计数器模块中去。

（4）超时提示模块

原理图如下

波形仿真图如下

超时提示时间设置为1分钟，在跑表时间超过1分钟且WARNS为高点平时蜂鸣器发出警报，从而实现超时提示功能，且能通过WARNS的输入来控制改功能是否开启，指示灯提示同理。

第三章管脚锁定及硬件接线

3.1 管脚锁定

3.2 硬件接线

低频接口11(1024HZ)——92 75——3D0 83——3D1 85——3D2 86——3D3 87——3D4 88——3D5 89——3D6 90——3D7

心得体会

本次课程设计是我来到大学以后第一次课程设计，经过了将近一个周的课程设计，我学会的如何使用MAX+PLUSⅡ来进行数字电子技术的设计，通过这次课程设计让我了解到了课程设计的基本过程。我不仅学到了许多关于EDA的知识，认识到了EDA的强大功能，更重要的是增强了我的实践动手能力，使我深刻地认识到仅仅学习课本上的知识是远远不够的，必须要多多动手，多多实践，才能真正理解并掌握所学的知识，达到学以致用的目的，为以后的工作积累了宝贵的经验，同时我也深深地感受到严谨的态度对于科学研究的重要性。由于在设计的过程中，一点点的失误都可能造成整个系统的瘫痪，所以每一个细节都要认真思考，认真操作，不能有丝百分的大意。这使我认识到要想做一个科研工作者是多么的不易！自己身上的缺点还有很多，要靠以后艰苦的努力来克服！这次课程设计极大的锻炼了我的自主学习能力，让我学会了如何自己根据一定的课题，设计出能够实现一定功能的电路图，在遇到问题的时候学会如何去解决，学会了耐心检查每一个模块。

这次课设不仅让我增长了知识，更让我对数字电路，对EDA有了极大的兴趣，对我今后学习相关知识将会有很大的影响。在设计在学习中进步让我收获了知识，收获了满足，当看见一个题目在自己的手中实现让我充满成就感，也坚定了我继续深入学习的决心。

最后，感谢学校和老师给我这次机会，让我能够锻炼自己，学习知识，丰富了我的学习生活。

参考文献

1 常丹华.《数字电子技术基础》.电子工业出版社，2011

2 张强.《EDA课程设计指导书》.燕山大学教务处，2013

燕山大学课程设计评审意见表

FPGA数字跑表课程设计

摘要本设课程设计是基于FPGA的数字跑表的设计，利用Verilog HDL 语言和Quartus II软件以及FPGA实验操作平台来实现的。本论文的重点是用硬件语言Verilog HDL 来描述数字跑表，偏重于软件设计。大致内容是首先简单介绍了EDA的现状和前景， Verilog HDL 语言特点，应用平台FPGA，之后阐述了数字跑表的设计思想和大体的设计流程，最后进入本设计的核心设计部分，用Verilog HDL 语言设计数字跑表电路，着重对各个模块进行了详细的分析和说明。【关键词】Verilog HDL 语言；Quartus II 软件；数字秒表

目录 1 绪论 (2) 1.1 EDA的现状和发展及FPGA简介 (2) 1.2 Verilog HDL语言及QuartusⅡ软件简介 (2) 1.3 基于FPGA实现数字跑表运行的方案设计基本原则 (3) 1.4 论文主要完成的工作 (3) 2 系统的硬件设计 (4) 2.1数字跑表概述 (4) 2.2整体方案设计和功能分割 (4) 2.3各功能模块的设计和实现 (6) 2.4 控制系统的实现 (8) 3 系统的软件设计 (8) 3.1 软件整体设计 (8) 3.2主要模块软件设计（主要模块流程图和仿真波形图） (9) 4 总结 (12) 参考文献 (13)

1.绪论 1.1 EDA简介及FPGA简介 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20 世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。伴随着集成电路(IC)技术的发展，电子设计自动化(EDA)逐渐成为重要的设计手段，已经广泛应用于模拟与数字电路系统等许多领域。而电子设计自动化（EDA）的实现是与 CPLD/FPGA技术的迅速发展息息相关的，利用PLD/FPGA，电子系统设计工程师可以在实验室中设计出专用IC，实现了系统的集成。此外，CPLD/FPGA还具有静态可重复编程或在线动态重构特性，使硬件的功能可像软件一样通过编程来修改，不仅使设计修改和产品升级变得十分方便，而且极大地提高了电子系统的灵活性和通用能力。随着计数的进步，自动化设计工具（从CAD到EDA及ESDA：Electronic System Design Automation）已成为电子信息设计人员所必需熟悉和掌握的一门技术。 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。自1985年Xilinx公司推出第一片现场可编程逻辑器件至今，FPGA已经历了十几年的历史。在这十几年的发展过程中，以FPGA为代表的数字系统现场集成取得了惊人的发展：现场可编程逻辑器件从最初的1200个可利用门，发展到数百万门的单片FPGA芯片，将现场可编程器件的集成度提高到一个新的水平。它之所以具有巨大的市场吸引力，根本在于：FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软件投入少、芯片价格不断降低，促使FPGA越来越多地取代了ASIC的市场，特别是对小批量、多品种的产品需求，使FPGA成为首选。目前，FPGA的主要发展动向是：随着大规模现场可编程逻辑器件的发展，系统设计进入"片上可编程系统"（SOPC）的新纪元；芯片朝着高密度、低压、低功耗方向挺进；国际各大公司都在积极扩充其IP库，以优化的资源更好的满足用户的需求，扩大市场；特别是引人注目的所谓FPGA动态可重构技术的开拓，将推动数字系统设计观念的巨大转变。

eda课程设计报告多功能数字钟设计大学论文

湖北大学物电学院EDA课程设计报告（论文）题目：多功能数字钟设计专业班级: 14微电子科学与工程姓名：黄山时间：2016年12月20日指导教师：万美琳卢仕完成日期：2015年12月20日

多功能数字钟设计任务书 1．设计目的与要求了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩在规定时间内，完成叙述并回答问题。

目录（四号仿宋_GB2312加粗居中）（空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)

多功能电子表摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;

EDA技术课程设计报告

课程设计任务书设计题目1：数码管显示数字钟设计

院（系）分管领导：教研室主任：指导教师： 2017年6月23日

目录第1章引言 0 第2章电路原理 0 第3章程序设计 (1) 顶层模块设计 (2) 时钟分频模块设计 (2) 按键驱动模块设计 (2) 时钟计数模块设计 (3) 整点报时模块 (4) LED灯花样显示模块 (5) 数码管显示模块设计 (5) 第4章调试、测试分析及结果 (7)

调试 (7) 测试分析 (7) 结果 (9) 第5章小结 (10) 参考文献 (11) 附录电路图及程序 (11)

第1章引言 EDA是电子设计自动化(Electronic Design Automation)的缩写，在20世纪60年代中期从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来的。 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL 或者Verilog HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。此次课程设计我们运用QuartusⅡ这个软件，使用Verilog HDL语言进行编程。数字钟是一种用数字电路技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机来实现电子钟等等。这些方法都各有其特点，其中利用单片机实现的电子钟具有编程灵活，以便于功能的扩展。本次课程设计要求利用EDA技术，设计一个数码管显示数字钟的样品，数字钟要求具备以下功能： 1、具有时、分、秒，计数显示功能，以24小时循环计时； 2、具有清零，调节小时、分钟功能； 3、具有整点报时功能，整点报时的同时LED花样显示。第2章电路原理数码管显示数字钟设计,运用到8位数码管，要求其中6位数码管动态显示，分别显示时、分、秒的计数，同时对时间进行设置，数字钟的总体功能按照要求可以分为基本的数字时钟显示（具有时、分、秒，计数显示功能，以24小时循环计时）、手动校准（具有清零，调节小时、分钟功能）、整点报时、LED灯花样显示

FPGA数字跑表

电子信息工程专业 FPGA与ASIC设计实践教程设计报告班级：电子信息工程1303班学号：201315110 姓名: 田佳鑫日期：2015年11月4日指导老师：何英昊

目录 1系统总体方案及硬件设计 (3) 1.1设计内容 (3) 1.2 设计要求 (3) 1.3 实现要求 (3) 2各模块设计及电路图 (3) 2.1设计项目简介 (3) 2.2分块设计代码 (4) 2.3总体框图设计 (7) 2.4管脚锁定图 (8) 3课程设计体会 (8)

1系统总体方案及硬件设计 1.1 设计内容数字跑表电路 1.2设计要求 (1)跑表的计时范围为0.01—59min59.99s。 (2)具有异步清零、启动。计时和暂停功能。 (3)输入时钟频率为100Hz。 (4)要求数字跑表的输出能够直接驱动共阴极7段数码管。 1.3 实现要求 (1)分析功能要求,划分功能模块。 (2)编写各模块的Verilog HDL语言设计程序。 (3)在QuartusⅡ软件或其他EDA软件上完成设计和仿真。 (4)根据实验装置上的CPLD/FPGA芯片，在适配时选择相应的芯片，将设计生成配置文件或JEDEC文件，然后将配置文件或JEDEC文件下载到实验装置上运行，操作实验装置上设定的功能开关，验证设计功能。 2各模块设计及电路图 2.1 设计项目简介主控模块分别连接6个数码管显示模块和分频模块，分频模块给主控模块的计数器提供时钟源，主控模块在按键的控制下，在其中计数器的作用下输出给数码管显示装置，实现跑表功能。振荡器控制按键分频器计数器显示

2.2分块设计代码（1）分频模块： module fenpin(CLK,CLK2); //输入50MHz，输出分频到1Hz input CLK; output CLK2; reg CLK2; reg[31:0] counter2; parameter N2=5000000; always@(posedge CLK) begin if(counter2==250000) begin counter2<=0; CLK2<=~CLK2; end else counter2<=counter2+1; end endmodule （2）控制模块： module sz(clk,clr,pause,msh,msl,sh,sl,mh,ml); inputclk,clr; input pause; output[3:0]msh,msl,sh,sl,mh,ml; reg[3:0]msh,msl,sh,sl,mh,ml; reg cn1,cn2; always@(posedgeclk or posedgeclr) begin if(clr) begin {msh,msl}<=8'h00; cn1<=0; end else if(!pause) begin

EDA综合课程设计_数字时钟设计一、题_001

EDA综合课程设计-数字时钟设计一、题目要求 1、功能 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟、秒及清零的功能。 4）具有整点报时功能。 2、总体方框图 3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。

根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。数字时钟系统顶层原理图

多功能数字时钟的课程设计报告 1、本设计可以实现的功能 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟及清零的功能。 4）具有整点报时功能。 2、初步设计的总体方框图 3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的K1-K7进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。

数字跑表设计说明

西南科技大学设计报告课程名称：基于FPGA的现代数字系统设计设计名称：基于原理图的数字跑表设计姓名：学号: 班级：指导教师：

西南科技大学信息工程学院

一、实验目的 1、设计一个数字跑表，具有复位、暂停、秒表等功能二、实验原理 1.完成一个具有数显输出的数字跑表计数器设计，原理图如下图所示。、数字跑表计数器原理图

任务分析: 输入端口： 1）复位信号CLR，当CLR=1，输出全部置0，当CLR=0，系统正常工作。 2）暂停信号PAUSE，当PAUSE=1，暂停计数，当PAUSE=0，正常计数。3）系统时钟CLK，CLK=50MHz 输出端口：数码管驱动----DATA1，位宽14位，其中，DATA1[7：0]是数码管显示值，DATA1[14：8]是数码管控制端口

屏蔽未用端口---ctr，位宽是2，将未用的两个数码管显示关闭（1）跑表的计时范围为0.01s～59min59.99s，计时精度为10ms；（2）具有异步复位清零、启动、计时和暂停功能；（3）输入时钟频率为100Hz；（4）要求数字跑表的输出能够直接驱动共阴极7段数码管显示. 按照自顶向下设计，应该分为以下模块：分频----将下载板上50MHz时钟分频为周期是0.01秒的时钟，提供给百分计数计数1----百分计数，输入周期是0.01秒的时钟，计数，满100进位，注意个位，十位的不同生成计数2---60进制计数器，输入百分位，或者秒位的进位，计数，满60向高位进位，注意个位，十位的不同生成数码管显示控制----驱动数码管数据，显示控制端口。三、实验步骤 1、数码管显示驱动模块的设计（1）建立工程：file->New Project，并注意器件、EDA工具的正确选择（2）建立新Verilog HDL模块编辑窗口，选择资源类型为Verilog Module，并输入合法文件名，在文本编辑窗口输入代码。（3）执行综合得到综合后的电路，并进行功能时序仿真。 2.计数器模块的设计设计步骤同数码管的设计，并完成模块的设计输入、综合、功能仿真。 3.数码管和计数器组合为一个系统用Verilog HDL将数码管和计数器组合为一个模块，完成综合、功能仿真，分析波形，修正设计。

EDA课程设计

课程设计说明书课程：EDA技术基础题目：数字钟的设计闹钟与整点报时模块学生姓名：XXX 学号201265110204 班级 :1203班专业：电子信息与科学指导教师：XXX 2014年12月20日长沙理工大学课程设计任务书物理与电子科学学院电子信息与科学专业1203班姓名王玲课程名称EDA技术基础题目数字钟的设计

长沙理工大学课程设计成绩评定表

目录 1数字钟设计闹钟模块基本任务要求4 2设计思想4 3简述闹钟模块的输入与输出5 4分进程描述6 5仿真结果与分析7 6简述数字钟的设计总成果10 7总结11 参考文献13 代码附件13

基本任务要求：运用QuartusⅡ13.1软件平台，用VHDL语言描述并设计的闹钟模块满足可调闹钟时间，当时钟时间到达闹钟时间后会响闹铃，（由于实验室权限问题会以FPGA开发板上12个LED灯交替发光来表现）；整点报时过程表现为整点的前十秒内响铃，（以FPGA开发板上一个LED灯交替发光来实现）。设计思想：闹钟模块要以分频模块、计数器模块和译码显示模块为基础，将闹钟模块分为三个进程，一个进程用来实现调闹钟，一个进程来实现闹响闹钟（即实现LED灯交替发光），另一个进程来是实现整点报时。（上面截图为数字钟整体编译后的RTL电路的闹钟模块）简述闹钟模块图的输入与输出：上图中的输入粗黑实线为计数器模块输出的小时、分钟的高低位和秒钟的高位（都用四位的二进制表示）；输出的粗黑实线为定的闹钟时间（包括小时和分钟），将送到译码显示模块显示闹钟时间，闹钟时间与时钟都在FPGA上的数码管显示，用二选一实现交替显示。clk和clk1都是经过分频器分出的不同频率的信号分别用于整点报时的闪灯脉冲与闹钟调时、闹响的闪灯脉冲。

EDA课程设计——多功能数字钟

哈尔滨工业大学(威海) 电子学课程设计报告带有整点报时的数字钟设计与制作姓名: 蒋栋栋班级: 0802503 学号: 080250331 指导教师: 井岩

目录一、课程设计的性质、目的和任务 (3) 二、课程设计基本要求 (3) 三、设计课题要求 (3) 四、课程设计所需要仪器 (4) 五、设计步骤 (4) 1、整体设计框图 (4) 2、各个模块的设计与仿真 (4) 2.1分频模块 (4) 2.2计数器模块 (6) 2.3控制模块 (10) 2.4数码管分配 (13) 2.5显示模块 (14) 2.6报时模块 (16) 六、调试中遇到的问题及解决的方法 (18) 七、心得体会 (18)

一、课程设计的性质、目的和任务创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。二、课程设计基本要求掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。三、设计课题要求（1）构造一个24小时制的数字钟。要求能显示时、分、秒。（2）要求时、分、秒能各自独立的进行调整。（3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。 #设计提示（仅供参考）：（1）对频率输入的考虑数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。（2）计时部分计数器设计的考虑分、秒计数器均为模60计数器。小时计数为模24计数器，同理可建一个24进制计数器的模块。（3）校时设计的考虑数字钟校准有3个控制键：时校准、分校准和秒校准。微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连续计数(若只按一下，则计数器增加一位)，可调用元件库中的逻辑门建一个控制按键的模块，即建立开关去抖动电路(见书70页)。（4）报时设计的考虑

课程设计多功能秒表报告

武夷学院课程设计(论文)基于单片机的多功能秒表设计院系：电子工程系专业（班级）：09电信（一）班姓名：鞠建龙学号: 20094081009 指导教师：邵海龙职称：助教完成日期： 2011 年 12 月 1 日武夷学院教务处制

摘要近年来随着科技的飞速发展，单片机的应用正在不断的走向深入。本文阐述了基于单片机的多功能电子秒表设计。本设计主要特点是具有倒计时功能，还可以按圈计时，而且误差在0.01，,是各种体育竞赛的必备设备之一，另外硬件部分设置了查看按键。本设计的数字电子秒表系统采用AT89C52单片机为中心器件，利用其定时器/计数器定时和记数的原理，结合显示电路、数码管以及外部中断电路来设计计时器。将软、硬件有机地结合起来，使得系统能够实现8位LED显示，显示时间24小时内，计时精度为0.01秒，能正确地进行计时，同时能记录一次时间，并在下一次计时后对上一次计时时间进行查询。其中软件系统采用C语言编写程序，包括显示程序，定时中断服务延时程序等，并在KEIL中调试运行，硬件系统利用PROTEUS强大的功能来实现，简单切易于观察，在仿真中就可以观察到实际的工作状态。关键字：单片机；数字电子秒表；仿真

Abstract With the rapid development of science and technology in recent years, SCM applications are constant-depth manner. In this paper, based on single chip design of digital electronic stopwatch. The main characteristics of this design timing accuracy of 0.01s, to solve the traditional result of a lack accuracy due to timing errors and unfair, and is a variety of sports competitions, one of the essential equipment. In addition the hardware part of the set View button on the stopwatch can be the last time to save time for user queries. The design of the multi-function stopwatch system uses STC89C52 microcontroller as the central device, and use its timer / counter timing and the count principles, combined with display circuit, LED digital tube, as well as the external interrupt circuit to design a timer. The software and hardware together organically, allowing the system to achieve two LED display shows the time within 24 hours, Timing accuracy of 0.01 seconds, Be able to correctly time at the same time to record a time, and the next time after the last time the time to search.automatically added a second in which software systems using assembly language programming, including the display program, timing, interrupt service, external interrupt service routine, delay procedures, key consumer shaking procedures, and WAVE in the commissioning, operation, hardware system uses to achieve PROTEUS powerful, simple and easy to observe the cut in the simulation can be observed on the actual working condition. Keyword：LED display；High-precision stopwatch；STC89C52

EDA技术实践课程设计--24进制计数器课件

东北石油大学EDA技术实践课程设计课程EDA技术实践课程设计题目24进制计数器院系电气信息工程学院电气系专业班级学生姓名学生学号指导教师年7月25日

EDA技术实践课程设计任务书课程EDA技术实践课程设计题目24进制计数器专业电气工程及其自动化姓名学号主要内容： 1.熟练掌握Quartus II软件的使用。 2.熟练掌握在QuartusII平台上用原理图或者VHDL语言进行电路设计的方法。 3.学会用例化语句对EDA电路设计中顶层电路进行描述。基本要求： 1.熟悉仿真开发软件Quartus II的使用； 2.根据功能要求，用原理图或文本输入方式完成设计； 3.用Quartus II做波形仿真调试； 4.下载至EDA试验仪调试设计。主要参考资料： [1]潘松，黄继业. 《EDA技术实用教程》［M］.北京：科学出版社，2002. [2]卢杰，赖毅. 《VHDL与数字电路设计》［M］.北京：科学出版社，2001. [3]张明. 《Verilog HDL实用教程》［M］.成都：电子科技大学出版社，1999. [4]郑家龙，王小海，章安元.《集成电子技术基础教程》［M］.北京：高等教育出版社，2002. [5]王金明，杨吉斌. 《数字系统设计与Verilog HDL》［M］.北京：电子工业出版社，2002. 完成期限指导教师专业负责人年7 月18日

目录 1设计 (1) 2方案选择与电路原理图的设计 (1) 2.124进制计数器的基本原理 (1) 2.2设计流程图 (1) 2.3原理图 (1) 374LS161元件说明 (2) 3.1 简介 (2) 3.274ls161管脚图与介绍 (2) 3.374ls161功能表 (3) 3.474ls161主要特点 (3) 4设计过程 (4) 4.1新文件的建立 (4) 4.2宏功能模块的使用 (5) 4.3普通元件的添加 (8) 4.4 电路连接 (9) 5功能仿真 (9) 6出现的问题及调试方法 (11) 7总结 (11) 参考文献 (12) 附录VHDL语言编写的该程序清单 (13)

数字跑表

清华大学信息工程学院课程设计报告书题目: 数字跑表课程：数字系统设计专业：电子信息科学与技术班级：学号：学生姓名：指导教师：

2014年 6月 20日目录 1简介 (4) 1.1任务的提出 (4) 1.2方案论证 (4) 2总体设计 (5) 2.1整体方案设计和功能分割 (5) 2.2计时电路 (5) 3详细设计及仿真 (7) 3.1各功能模块的设计和实现 (7) 3.1.1控制模块 (7) 3.1.2计时器模块 (8) 3.1.3时基分频器模块 (9) 3.2软件设计 (10) 4总结 (11) 5总程序 (12) 参考文献 (15)

摘要本设课程设计是基于FPGA的数字跑表的设计，利用VerilogHDL语言和QuartusII软件以及FPGA实验操作平台来实现的。本论文的重点是用硬件语言VerilogHDL来描述数字跑表，偏重于软件设计。大致内容是首先简单介绍了EDA的现状和前景VerilogHDL语言特点，应用平台FPGA，之后阐述了数字跑表的设计思想和大体的设计流程，最后进入本设计的核心设计部分，用VerilogHDL语言设计数字跑表电路，着重对各个模块进行了详细的分析和说明。关键词：Verilog、HDL语言、QuartusII软件、数字秒表

1简介 1.1任务的提出 V erilog HDL语言是1983年GDA公司的Phil Moorby首创的，之后Moorby有设计了Verilog-XL仿真器获得很大成功，也使得Verilog HDL语言得到发展和推广。Verilog HDL 语言是在C语言的基础上发展而来的。从语法结构上看，Verilog HDL继承和借鉴了C语言的很多语法，两者有许多的相似之处，但Verilog HDL作为一种硬件描述语言，还是有本质的区别。即可适于可综合的电路设计，也可胜任电路和系统的仿真；能在多层次上对所设计的系统加以描述，从开关级、门级，寄存器传输级到行为级等都可以担任，而且没规模限制；灵活多变的电路描述风格，可进行行为描述，也可进行结构描述等；应用十分的广泛。QuartusⅡ软件是Atlera的CPLD/FPGA集成开发软件，具有完善的可视化设计环境，并具有标准的EDA工具接口，基于QuartusⅡ进行EDA设计开发需要以下步骤:设计输入、编译、仿真、编程与验证等。根据设计要求，首先对数字跑表进行结构和功能的划分。计数器部分设三个输入端，分别为时钟输入（CLK），复位（CLR）和启动/暂停（PAUSE）按键。复位信号高电平有效，可对跑表异步清零；当启动/暂停键为低电平时，跑表开始计时，高电平时暂停，变低后在原来的数值基础上继续计数。然后计数器的每个位的值赋给六选一数据选择器，数据选择器选择的位值再赋给七段数码管译码器，这样就可以显示数字了。 1.2方案论证本字跑表首先要从最低位的百分秒计数器开始，按照系统时钟进行计数。计数至100后向秒计数器仅为，秒计数器一百分秒计数器的进位位为时钟进行计数。计数至60后向分计数器进位，分计数器以秒计数器的进位位为时钟进行计数。数字跑表巧妙地运用进位位作为时钟来减少计数的位数。如果统一使用系统时钟作为计数时钟，那秒计数器将是一个6000进制的计数器，额分计数器将是一个3600000进制的计数器。这将极大的浪费FPGA的逻辑资源。而使用进位位作为计数时钟，只需要一个100进制的计数器和两个60进制的计数器。在实际的设计中，为了是计数器更加简单，计数器使用高低位两个计时器来实现。100进制计数器分别是最高位10进制计数器，地位10进制计数器，60进制计数器分别是高6进制计数器，低位10进制计数器。这样整个数字跑表使用6个计数器来实现。同时由于10进制计数器重复使用了5次，可以使用独立的模块实现十进制计数器，这样就可以通过模块复用来节省整个模块使用的资源。数字跑表提供了清零为CLR和暂停位PAUSE，百分秒的时钟信号可以通过系统时钟分频提供。分频至1/100s，即可实现真实的时间计数。详细的时钟分频设计渎职可以参考相关的资料实现。代码中端口信号的定义: CLK:时钟信号 CLR:异步复位信号 PAUSE:暂停信号 MSH、MSL:百分秒的高位和低位 SH、SL:秒信号的高位和低位

fpga数字钟课程设计报告

f p g a数字钟课程设计报告 Prepared on 24 November 2020

课程设计报告设计题目：基于FPGA的数字钟设计班级：电子信息工程1301 姓名：王一丁指导教师：李世平设计时间：2016年1月摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。关键词：EDA VHDL语言数字钟目录摘要 1 课程设计目的 2 课程设计内容及要求

设计任务设计要求 3 VHDL程序设计方案论证系统结构框图设计思路与方法状态控制模块时分秒模块年月日模块显示模块扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。

数字电路EDA课程设计数字跑表

EDA课程设计报告书题目：数字跑表姓名：班级：学号：成绩：一、设计题目及要求

设计题目：数字跑表要求：1 具有暂停，启动功能。 2 具有重新开始功能。 3 用六个数码管分别显示百分秒，秒和分钟。二、设计过程及内容拿到题目后，我在图书馆进行了相关书籍的查阅，首先明确了题目中设计项目要实现的功能，再进一步确定实现其功能的组成部分和使用器件，对于本次设计的总体思路,首先是设计一个控制模块，可以使跑表具有启动、暂停及重新开始的功能；然后，利用一个分频模块即15进制计数器得到100HZ的时钟脉冲，接入到一个100*60*60三个计数器的模块中，完成对时间的计时工作和对选时模块的输出工作，使选时模块得到对应的时间，其次将选时模块与显示模块连接，使数码管显示选中的当前时间，从而完成了这次课程设计的设计工作，进入到实现过程中去。根据课程设计要求将设计分为5个模块： 1、控制模块，使跑表具有启动、暂停及重新开始的功能； 2、分频模块，用于得到频率为100HZ的时钟脉冲； 3、计时模块，进行时间的计时，同时将当前时间输出给选时模块； 4、选时模块，从计时器得到当前时间输出给显示模块； 5、显示模块，进行时间的显示。总图如下：

与门可控制时钟信号的输出与否，当跑表为START状态时CLK端为高电平，QA为1，时钟信号输出，当跑表为STOP状态时CLK端为低电平，QA为0，时钟信号不输出，从而实现开始和暂停的功能。REST是清零按钮，REST接到控制模块和总计时器模块的清零端，当REST为高电平时，控制模块和总计数器模块清零，跑表重新开始工作。第二个模块：分频器模块将74161接成15进制计数器，将1465HZ的时钟频率转换成近似于100HZ的时钟信号即所需的输入时钟信号，从而实现分频功能。将得到的时钟信号输入到总计数器模块中去。

EDA技术实践课程设计--24进制计数器

E D A技术实践课程设计 --24进制计数器 -CAL-FENGHAI.-(YICAI)-Company One1

东北石油大学EDA技术实践课程设计年 7月 25日

EDA技术实践课程设计任务书课程 EDA技术实践课程设计题目 24进制计数器专业电气工程及其自动化姓名学号主要内容： 1.熟练掌握Quartus II软件的使用。 2.熟练掌握在QuartusII平台上用原理图或者VHDL语言进行电路设计的方法。 3.学会用例化语句对EDA电路设计中顶层电路进行描述。基本要求： 1.熟悉仿真开发软件Quartus II的使用； 2.根据功能要求，用原理图或文本输入方式完成设计； 3.用Quartus II做波形仿真调试； 4.下载至EDA试验仪调试设计。主要参考资料： [1]潘松，黄继业. 《EDA技术实用教程》［M］.北京：科学出版社，2002. [2]卢杰，赖毅. 《VHDL与数字电路设计》［M］.北京：科学出版社，2001. [3]张明. 《Verilog HDL实用教程》［M］.成都：电子科技大学出版社，1999. [4]郑家龙，王小海，章安元.《集成电子技术基础教程》［M］.北京：高等教育出版社，2002. [5]王金明，杨吉斌. 《数字系统设计与Verilog HDL》［M］.北京：电子工业出版社，2002. 完成期限指导教师专业负责人年 7 月18日

数字式跑表

课程设计说明书（小初号字距4磅黑体加黑居中）课程名称：数字电子课程设计题目：数字式跑表学生姓名：专业：网络工程班级：网络11-3班学号：指导教师：日期： 2013 年 6 月 28日

数字式跑表一、设计任务与要求设计一个以0.01s为基准计时信号的实用数字式跑表。基本要求：（1）跑表计时显示范围0~99min59.99s （2）具有清零、启动计时、暂停计时及继续计时功能，操作按键（或开关）不超过2个（3）时钟源误差不超过0.01s 提高要求：（4）显示最大值可达23h59min59.99s，有整点、半点提醒功能（5）有定时功能（6）有倒计时功能二、方案设计与论证跑表的原理图及简要说明（分层次进行说明，如顶层设计和底层设计分开说明）图一：数字跑表输入输出示意图输入有三个信号，CLR=1时清零，CLR=0时跑表从零开始计数；时钟信号CLK，周期为0.01秒；当PAUSE=0时跑表暂停计数，PAUSE=1时跑表从当前值继续计数。输出分别为分钟、秒钟、百分秒的BCD码，各用数码管显示。显示部分：显示显示显示显示显示显示译码器译码器译码器译码器译码器译码器一百进制计数器六十进制计数器六十进制计数器

图二：数字式跑表逻辑图三、单元电路设计与参数计算原理图主要由3个计数器各自连接其译码器构成。其中两个模60的分别输出分钟、秒钟，还有一个模100的输出百分秒。全原理图采用串行接法，外加一个总体清零端，另一个时钟信号使能端作为PAUSE信号输入。 1.计数器图三：74LS160管脚图及功能表 74LS160为异步清零计数器，即RD端输入低电平，不受CP控制，输出端立即全部为“0”，功能表第一行。74LS160具有同步预置功能，在RD端无效时，LD端输入低电平，在时钟共同作用下，CP上跳后计数器状态等于预置输入DCBA，即所谓“同步”预置功能（第二行）。RD和LD都无效，ET或EP任意一个为低电平，计数器处于保持功能，即输出状态不变。只有四个控制输入都为高电平，计数器（160）实现模10加法计数，Q 3 Q 2 Q 1 Q =1001时，RCO=1。

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