实例解读Testbench编写方法

实例解读Testbench编写方法

前言：

在进行quartusII设计时，不少人刚开始觉得仿真极其不方便，还需要编写测试文件，浪费时间精力。不过小编想告诉大家，其实testbench编写很容易学，不外乎wait for 语句的堆叠就可以了，至于高深的用法，对一般程序都涉及不到，没必要弄得那么复杂。

下面看看实例吧，将详细说明testbench的编写：

我们可以通过Quartus自动生成一个Testbench的模板，选择Processing -> Start -> Start Test Bench Template Writer，等待完成后打开刚才生成的Testbench，默认是保存在simulation\modelsim文件夹下的.vt格式文件。

打开vt文件后可以看到Quartus已经为我们完成了一些基本工作，包括端口部分的代码和接口变量的声明，我们要做的就是在这个做好的模具里添加我们需要的测试代码。

一个最基本的Testbench包含三个部分，信号定义、模块接口和功能代码。

‘timescale 1ns/ 1ps表示仿真的单位时间为1ns，精度为1ps。想要进行仿真首先要规定时间单位，而且最好在Testbench里面统一规定时间单位，而不要在工程代码里定义，因为不同的模块如果时间单位不同可能会为仿真带来一些问题，而timescale本身对综合也就是实际电路没有影响。

其实Testbench本身可以看做一个模块或者设备（本例中的模块名为add_vlg_tst），和你自己编写的模块进行通信。通过Testbench模块向待测模块输出信号作为激励，同时接收从待测模块输出的信号来查看结果。因此，在待测模块中的reg型信号在Testbench 中就变成了wire，待测模块中的wire型信号在Testbench中则对应为reg型。那么inou t怎么办呢，inout型信号也要设成wire，同时要用一个reg型信号作为输出寄存器，同时

设置一个三态门，由一个使能信号控制，如：assign inout_sig = out_en ? out_reg : 1’bz;

处理完接口和声明之后，需要自己设置一些激励信号，激励信号的内容就是肯能会输入到待测模块中的波形。下面我们就来写一个简单的测试程序。

实例：60进制计数器

源代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity cnt60 is

port(

clk,reset:in std_logic;

p:out std_logic_vector(3 downto 0);

q:out std_logic_vector(3 downto 0)

);

end cnt60;

architecture arch of cnt60 is

signal cp:std_logic;

signal m:std_logic_vector(3 downto 0);

signal n:std_logic_vector(3 downto 0);

begin

p_1:process(reset,clk)

begin

if (reset='1') then

m<="0000";

else

if (clk'event and clk='1') then

if (m="1001") then

m<="0000";

else

m<=m+"0001";

end if;

end if;

end if;

end process p_1;

cp<=m(3) and m(0);

p_2:process(clk,reset)

begin

if (reset='1') then

n<="0000";

else

if(clk'event and clk='1') then

if (cp='1') then

if (n="0101") then

n<="0000";

else

n<=n+"0001";

end if;

end if;

end if;

end if;

end process p_2;

p<=m(3)&m(2)&m(1)&m(0);

q<=n(3)&n(2)&n(1)&n(0);

end arch;

Testbench编写：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY cnt60_vhd_tst IS

END cnt60_vhd_tst;

ARCHITECTURE cnt60_arch OF cnt60_vhd_tst IS -- constants

-- signals

SIGNAL clk : STD_LOGIC;

SIGNAL p : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL q : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL reset : STD_LOGIC;

COMPONENT cnt60

PORT (

clk : IN STD_LOGIC;

p : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

reset : IN STD_LOGIC

);

END COMPONENT;

BEGIN

i1 : cnt60

PORT MAP (

-- list connections between master ports and signals

clk => clk,

p => p,

q => q,

reset => reset

);

p_reset : PROCESS

BEGIN

reset<='0';

wait for 10 ns; reset<='1';

wait for 10 ns; reset<='0';

WAIT;

END PROCESS p_reset;

p_clk : PROCESS

BEGIN

wait for 1 ns; clk<='1';

wait for 1 ns; clk<='0';

END PROCESS p_clk;

END cnt60_arch;

根据生成的模板，只需改动红色字体部分。该部分提供激励信号，激励表现为输入端口的配置，只需要在进程中配置in端口的激励部分，比如常用的clk，rst，en等，这些在进程中用wait for 语句就可以描述出来，对应的激励波形。

Modelsim仿真图：

ch05材料分析测试方法作业答案

第五章 X 射线衍射分析原理 一、教材习题 5-2 “一束X 射线照射一个原子列（一维晶体），只有镜面反射方向上才有可能 产生衍射”，此种说法是否正确？ 答：不正确。（根据劳埃一维方程，一个原子列形成的衍射线构成一系列共顶同轴的衍射圆锥，不仅镜面反射方向上才有可能产生衍射。） 5-3 辨析概念：X 射线散射、衍射与反射。 答：X 射线散射：X 射线与物质作用（主要是电子）时，传播方向发生改变的现象。 X 射线衍射：晶体中某方向散射X 射线干涉一致加强的结果，即衍射。 X 射线反射：晶体中各原子面产生的反射方向上的相干散射。与可见光的反射不同，是“选择反射”。 在材料的衍射分析工作中，“反射”与“衍射”通常作为同义词使用。 5-4 某斜方晶体晶胞含有两个同类原子，坐标位置分别为：(43，43，1)和（4 1，41，2 1），该晶体属何种布拉菲点阵？写出该晶体(100)、(110)、(211)、(221)等晶面反射线的F 2值。 答：根据题意，可画出二个同类原子的位置，如下图所示： 如果将原子（1/4，1/4，1/2）移动到原点（0，0，0），则另一原子（3/4，3/4，1）的坐标变为(1/2，1/2，1/2)，因此该晶体属布拉菲点阵中的斜方体心点阵。 对于体心点阵： ])1(1[)()2/2/2/(2)0(2L K H L K H i i f fe fe F ++++-+=+=ππ

∴ ???=++=++=奇数时 ，当偶数时；当L K H 0,2L K H f F ???=++=++=奇数时，当偶数时；当L K H L K H f 0,4F 22 或直接用两个原子的坐标计算： ()()()()()()()3 31112()2()4444211111122()222442 1112()442 1(2)211111111i h k l i h k l i h k l i h k l i h k l h k l i h k l h k l h k l F f e e f e e f e f e f ππππππ++++??++++ ???++++++++++??=+ ??? ??=+?????? ??=+-????=+-????=+-±?? 所以 F 2=f 2[1+(-1)(h +k +l )]2 因此，(100)和(221)，h +k +l =奇数，|F |2=0；(110)、(211)，h +k +l =偶数，|F |2=4f 2。 5-7 金刚石晶体属面心立方点阵，每个晶胞含8个原子，坐标为：（0，0，0）、（ 21，21，0）、（21，0，21）、（0，21，21）、（41，41，41）、（43，43，4 1）、（43，41，43）、（41，43，4 3），原子散射因子为f a ，求其系统消光规律（F 2最简表达式），并据此说明结构消光的概念。 答：金刚石晶体属面心立方点阵，每个晶胞含8个原子，坐标为：(0,0,0)、(1/2,1/2,0)、(1/2,0,1/2)、（0,1/2,1/2)、(1/4,1/4,1/4)、(3/4,3/4,1/4)、(3/4,1/4,3/4)、(1/4,3/4,3/4)，可以看成一个面心立方点阵和沿体对角线平移(1/4,1/4,1/4)的另一个面心立方点阵叠加而成的。

编写高效率的testbench

Writing Efficient Testbenches 编写高效的测试设计（testbenches） 原文作者：Mujtaba Hamid 注： 一个设计的测试验证是非常重要的。有效的测试可以助我们快速的完成或改善设计。Testbenches建议编写有效的测试代码来通过软件实现可靠的验证。无意中发现，顺手译为中文，以备将来方便。也贴给没有找到更好中文版本的同道人。 Testbenches本意应该是测试平台更合理，但是在中文中阅读起来很不舒服。所以本文中有时译为“测试设计”，“测试代码”，有时干脆是“测试”。 摘要： 应用笔记为HDL验证设计的新手，或者是没有丰富的测试设计经验的逻辑设计者而编写。 测试设计是验证HDL设计的主要手段。本应用笔记为创建或准备和构建有效的测试设计提供准则。它也提供一个为任何设计开发自较验测的测试设计的一个代数方法。 涉及的所有设计文件可以从以下的站点获得： PC: ftp://https://www.wendangku.net/doc/9b1561420.html,/pub/applications/xapp/xapp199.zip UNIX: ftp://https://www.wendangku.net/doc/9b1561420.html,/pub/applications/xapp/xapp199.tar.gz 简介： 由于设计的规模越来越大也越来越复杂，数字设计的验证已经成为一个日益困难和繁琐的任务。验证工程师们依靠一些验证工具和方法来应付这个挑战。对于几百万门的大型设计，工程师们一般使用一套形式验证（formal verification）工具。然而对于一些小型的设计，设计工程师常常发现用带有testbench的HDL仿真器就可以很好地进行验证。 Testbench已经成为一个验证高级语言(HLL --High-Level Language) 设计的标准方法。通常testbench完成如下的任务： 1.实例化需要测试的设计（DUT）； 2.通过对DUT模型加载测试向量来仿真设计； 3.将输出结果到终端或波形窗口中加以视觉检视； 4.另外，将实际结果和预期结果进行比较。 通常testbench用工业标准的VHDL或Verilog硬件描述语言来编写。Testbench调用功能设计，然后进行仿真。复杂的testbench完成一些附加的功能—例如它们包含一些逻辑来选择产生合适的设计激励或比较实际结果和预期结果。 后续的章节描述了一个仔细构建的testbench的结构，并且提供了一个自动比较实际结果与预期结果的进行自我检查的testbench例子。 图1给出了一个如上所描述步骤的标准HDL验证流程。由于testbench使用VHDL或Verilog来描述，testbench的验证过程可以根据不同的平台或不同的软件工具实现。由于VHDL 或Verilog是公开的通用标准，使用VHDL或Verilog编写的testbench以后也可以毫无困难地重用（reuse）。

verilog,testbench

Testbench专题所谓testbench,即测试平台，详细的说就是给待验证的设计添加激励，同时观察输出响应是否符合设计要求。 也许我们会把把程序开发出来算作一个工程项目的重大的比例，这在今天的FPGA设计中，并不是如此，往往在仿真验证上的工作量占到一半以上。试想这么一个测试，一个16位的

输入总线，它可以有多少种组合？如果每次随机产生一种输入，用波形的去画一画，眼花！ 波形是最直观的测试手段，但不是唯一手段。 一个完整的测试平台如下图所示，

它是分结构组成的，其中对设计测试结果的判断不仅可以通过观察对比波形得到，而且可以灵活使用脚本命令将有用的输出信息打印到终端或者产生文本进行观察，也可以写一段代码让它们自动比较输出结果。 TB的设计是多种多样，可以使用灵活的VERILOG的验证脚本，但是它也是基于硬件语言但是又服务于软件测试的语

言，有时并行有时顺序，只有掌握这些关键点，才能很好服务测试。 技巧1 Tb中的例化应该把INPUT转换成REG，因为待测设计的输入值是由TB 决定的。相应的OUTPUT 就应该转换成WIRE，因为待测设计的输出值不是由tb决定的。这里需要注意Inout端口，在例化中也是一个wire型。

技巧2 时钟产生 第一种：parameter PERIOD=XX; Initial begin Clk=0; Forever #( PERIOD /2) clk =~clk; End 第二种 parameter PERIOD=XX; always begin #( PERIOD /2) clk=0;

# (PERIOD /2) clk=1; End 技巧3 复位信号 Initial begin Reset_task(XX);//注意时间尺度 ……. End Task reset_task; Input [15:0]reset_time; Begin Reset=0; # reset_time;

(完整)项目开发总结报告,推荐文档

项目开发总结报告 1.引言 1.1编写目的 项目开发总结报告的编制是为了简单回顾记录项目的开发过程，总结本项目开发工作的经验，说明实际取得的开发结果以及对整个开发工作各个方面的评价，总结开发过程中的逻辑方法。 本文档预期的读者为软件开发人员。 1.2背景 项目名称：“High Go”智能购物车 系统名称：智能购物车系统 开发单位：西北大学信息科学与技术学院“High Go”团队 开发历时：四周 版权信息：梦想网络资源检索系统是由西北大学信息科学与技术学院“High Go”团队开发，未经作者许可，任何个人或组织不能将其用于商 业用途，系统所搜索的资源版权归原作者所有。 1.3定义 购物车车身：采用当前市场上最普遍的购物车规格，迎合人们一般的手推 购物车购物的习惯方式。 显示屏：在购物车前端，车筐上方安置一块触摸显示屏，人们可以在显示 屏上通过点击屏幕进行一些基本操作，如查询商品信息、查询总价和商品数 量、确认购物单、删除商品等。 无线扫码枪：顾客在购物过程中，可以对自己确认投入购物车的商品进行 扫码。将无线扫码枪与显示屏一同安置在购物车筐上方，方便顾客在拿取商品 扫码同时看到新扫码的商品信息。 警示灯：在自助购物过程中，超市本身无法对每一位客户进行实时监管， 为了防止顾客忘记自主扫码或者故意不扫码给超市带来损失，在购物车的两旁 将设置警示灯，如果没有通过扫码而把商品直接投入车筐内，则警示灯会启动 发光报警，只有重新扫码并通过显示屏进行确认才能够消除报警。 1.4参考资料 [1]刘兵,刘晓朋,曾翔亮.基于条码识别技术的智能购物车设计[J].森林工 程,2012,11.

[2]郑创立.RI-R6C-001A 集成电路的原理与应用[J].国外电子元器件,2004,06. [3]李文江,高锋,丁睿.RI-R6C-OO1A 射频芯片在个人医疗信息系统中的应用[J].电气自动化,2007, 29. [4]刘江沙,雷伟,尹酉.基于 CC2430 的串口无线模块的设计[J].国外电子元器件,2007,04. [5]张喆.基于 STC89C516 的超市智能购物车研发[J].自动化技术与应 用,2009,28. [6]江田.基于 RFID 的商品购物智能终端的设计与实现[D].大连理工大 学,2013,06. [7] 张俊谟.单片机中级教程[M] . 北京: 北京航空航天大学出版社.2006. [8] 张俊.匠人手机[M] .北京:北京航空航天大学出版社.2008. [9] 刘焕成.工程背景下的单片机原理及系统设计[M].北京:清华大学出版 社.2008. [10] 颜继红.超市一线员工高流动率问题的研究[J].科技和产 业,2011,11(4):54-55 [11] 韩立毛,赵跃华,钱宇力.基于物品跟踪定位方案的连锁超市应用系统设计[J].铁路计算机应用,2009(8) [12] 中国工业和信息化部物联网总体框架与技术要求( Y DT/2437-2012 )[S] 北京:人民邮电出版社,2013 [13] 叶少龙,刘建群等.PIC 单片机在模具条码识别系统中的应用[J].广东工业大学学报,2009,26(2):94-97 [14] 程子华,阳胜峰.视频学工控—触摸屏应用技术[M].北京:人民邮电出版 社,2006 [15]刘伟勋. 家乐福价格欺诈的背后[J]. 中国品牌,2011,( 2): 44 -46. [16] 叶少龙,刘建群,吴积荣,等. PIC 单片机在模具条码识别系统中的应用[J]. 广东工业大学学报2009, 26( 2) : 94 - 97. [17]张佩剑. 无动力智能节能型自动灌溉系统研究[J]. 森林工 程,2005,21( 3) : 19 - 20. [18]王忠勇,张建华,宋豫冀. 基于 89C2051 的解码器设计[J]. 微电子学与计算, 2002,( 5) : 57 - 58.

汽车试验学测试作业及答案

1-2求周期性三角波的均值和均方根值。周期性三角波的数学表达式为 202 ()202A T A t t T x t A T A t t T ?+- <

1-3求双边指数函数的傅里叶变换，双边指数函数的波形如下图所示，其数学表达式为： 0()(0)0at at e t x t a e t -?-∞<?<<∞ ?? 解： ()()()()()()() 000000 2 2 221d 211d d 2211d d 221122*********j t at j t at j t a j t a j t a j t a j t X x t e t e e t e e t e t e t e e a j a j a j a j a a a a ωωωωωωωωπ πππππωπωπωπωπωπω∞--∞∞----∞∞--+-∞--+∞-∞==?+?=+=?-? -+=?+? -+=?+= +????? 1-6设()x t 与()y t 为互不相关的两信号，且()()()f t x t y t =+，()x t 、()y t 的自相关函数分别为()x R τ和()y R τ，求证()()()f x y R R R τττ=+。 证 ：

怎样写testbench(内有一个实例分析)

怎样写testbench 本文的实际编程环境：ISE 6.2i.03 ModelSim 5.8 SE Synplify Pro 7.6 编程语言 VHDL 在ISE中调用ModelSim进行仿真 一、基本概念和基础知识 Testbench不仅要产生激励也就是输入，还要验证响应也就是输出。当然也可以只产生激励，然后通过波形窗口通过人工的方法去验证波形，这种方法只能适用于小规模的设计。 在ISE环境中，当前资源操作窗显示了资源管理窗口中选中的资源文件能进行的相关操作。在资源管理窗口选中了testbench文件后，在当前资源操作窗显示的ModelSim Simulator中显示了4种能进行的模拟操作，分别是：Simulator Behavioral Model（功能仿真）、Simulator Post-translate VHDL Model（翻译后仿真）、Simulator Post-Map VHDL Model（映射后仿真）、Simulator Post-Place & Route VHDL Model（布局布线后仿真）。如图1所示： 图1 l Simulator Behavioral Model 也就是所说的功能仿真、行为仿真、前仿真。验证功能是否正确，这是设计的第一步。功能仿真正确的程序不一定能被正确综合，也 就是硬件实现。有的在综合时报错误，有的虽然能综合但结果并不正确。当然，功 能仿真如果都不能通过，以后的步骤也就无法进行。这是必做的仿真。 l Simulator Post-translate VHDL Model 也就是翻译后仿真。对源程序进行编译后首先排除了语法错误，对一些像类属命令（Generic）、生成语句（Generate）等进 行了展开。不是必做的仿真。 l Simulator Post-Map VHDL Model也就是映射后仿真。不同的器件内部结构也不尽相同，映射的作用就是将综合后产生的网表文件对应到实际的器件上去。由于映射 不包含布线，也就是要用什么类型的逻辑单元虽然已经确定但要用哪个位置的还没 有确定，因此，映射后仿真不包含布线延时。不是必做的仿真。 l Simulator Post-Place & Route VHDL Model也就是所说的布局布线后仿真、时序仿真、后仿真。这是最完整的仿真，既包含逻辑延时又包含布线延时。在做布局布 线后仿真时要用到一个叫SDF的文件。SDF文件包含设计中每个单元（Cell）的延

testbench时钟信号的编写(verilog)

testbench时钟信号的编写 2011-01-13 11:07:38| 分类：FPGA的分享| 标签：clock parameter reg 占空比 time_period |举报|字号大中小订阅 /******************************************************* 时钟信号的编写 *******************************************************/ 'timescale 1ns/1ps //定义时间单位/时间精度 /******************占空比50%(采用initial)**************/ parameter TIME_PERIOD = 10; reg clock; initial begin clock = 0;//初始化clock为0 forever # (TIME_PERIOD/2) clock = ~clock; end /******************占空比50%(采用always)***************/ parameter TIME_PERIOD = 10; reg clock; initial clock = 0;//初始化clock为0 always # (TIME_PERIOD/2) clock = ~clock; /******************非50%占空比(采用always)*************/ parameter HI_TIME = 5, LO_TIME = 10; reg clock; always begin # HI_TIME clock = 0; # LO_TIME clock = 1; end /***********固定数目时钟占空比50%(采用initial)*********/ parameter PULSE_COUNT = 4, TIME_PERIOD = 10; reg clock; initial begin clock = 0;//初始化clock为0 repeat (2*PULSE_COUNT)

项目结项总结报告总结归纳

密级：内部公开 文档编号： 版本号： 结项总结报告 XXXX有限公司 XXXX股份有限公司对本文件资料享受着作权及其它专属权利，未经书面许可，不得将该等文件资料（其全部或任何部分）披露予任何第三方，或进行修改 后使用。 文件更改摘要：

1. 项目背景 {可参考原项目方案建议书中的项目背景描述。} 2. 项目信息 项目实施周期： 项目参与人： 项目实现的主要功能： 3. 主要成果 {工作成果可以是产品、文档或者某方面经验的成功应用，并在描述中对其进行介绍。文档或产品可以描述其版本、主要内容，工作经验则描述主要应用与应用效果。} 4. 计划与实际情况对比 4.1.测量数据项 {以下数据项可根据项目情况做出调整，给出各数据项的计划、实际情况的数据，以及比较 4.2.进度目标

5. 开发工作评价 {以下开发工作的评价，结合项目度量计划中度量指标给予量化评价，实施类项目不必填写。} 5.1. 对生产效率的评价 {给出实际生产效率，并与公司平均水平或计划数据作为对比，分析原因。} 5.2. 对产品质量的评价 {根据产品特性和项目目标，选择部分属性进行评价} 5.3. 对技术方法的评价 {给出对在开发中所使用的技术、方法、工具、手段的评价。} 5.4. 问题的分析 {给出问题列表、统计分析以及原因分析。} 6. 质量目标评价（由质量工程师QA 编写）

7. 经验与教训 {描述项目实施中来自产品实现、项目管理、关系处理等各个方面经验与教训,对后续开 8. 知识产权（可选） {描述产品知识产品的申报情况。} 9. 项目维护建议 {产品开发类项目和合同开发类项目必须填写。 描述项目进入维护期开发工作主要内容，对维护工作量的估算和人力资源计划，建议本项目开发维护人员的人选和工作安排。} 10. 申请结项理由 {说明结项理由：正常结项和异常结项。异常结项必须说明结项原因。}

软件测试作业与答案

第一章 1.选择题 （1）软件本身的特点和目前软件开发模式使隐蔽在软件部的质量缺陷不可能完全避免，在下列关于导致软件质量缺陷的原因的描述中，不正确的是（C） A.软件需求模糊以及需求的变更，从根本上影响着软件产品的质量 B.目前广为采用的手工开发方式难以避免出现差错 C.程序员编码水平低下是导致软件缺陷的最主要原因 D.软件测试技术具有缺陷 （2）缺陷产生的原因是（D） A.交流不充分及沟通不畅、软件需求的变更、软件开发工具的缺陷 B.软件的复杂性、软件项目的时间压力 C.程序开发人员的错误、软件项目文档的缺乏 D.以上都是 2.判断题 （1）缺乏有力的方法学指导和有效的开发工具的支持，往往是产生软件危机的原因之一。（√） （2）目前的绝大多数软件都不适和于快速原型技术。（√） （3）在程序运行之前没法评估其质量。（×） （4）下列哪些活动是项目 探索火星生命迹象（√） 向部门经理进行月工作汇报（×） 开发新版本的操作系统。（√） 每天的卫生保洁。（×） 组织超级女声决赛。（√） 一次集体婚礼。（√） 3.简答题 （1）什么是软件？软件经历了哪几个发展阶段？ 答：软件是一系列按照特定顺序组织的计算机数据和指令的集合。一般来讲软件北划分为系统软件，应用软件和介于着两者之间的中间件。其中系统软件为计算机使用提供最基本的功能，但是并不是针对某一特定领域，而应用软件则恰好相反，不同的应用软件更根据用户和所服务的领域提供不同的功能。 20世纪50年代初期至60年代中期是软件发展的第一阶段（又称程序设计阶段）； 第二阶段从20世纪60年代中期到70年代末期是程序系统阶段。 第三阶段称为软件工程阶段，从20世纪70年代中期到80年代中期，由于微处理器的出现，分布式系统广泛应用，以软件的产品化，系列化，工程化和标准化为特征的软件产业发展起来，软件开发有了可以遵循的软件工程化的设计原则，方法和标准。 第四阶段是从20世纪80年代中期至今，客户端/度武器（C/S)体系结构，特别是Web技术和网络分布式对象技术法飞速发展，导致软件体系结构向更加灵

Modelsim 仿真步骤总结

Modelsim 仿真步骤总结 Modelsim 仿真主要有以下三个方面：各版本的方法大体一致。（1）建立库并映射库到物理目录； （2）编译源代码（包括testbench)； （3）执行仿真； 下面具体演示每一步的操作方法及流程，为力求简洁，其中有多种操方法的只介绍一种。 一）建立库的演示： 步骤为——启动modelsim>点击file菜单>(Change Directory)>new>(project)>library.注括号内的步骤非必须。 1.1）启动modelsim; （1.2)点击file菜单，此时若需更改路径，可以点击其中的Change Directory.(注modelsim会自动默认路径。我们也可以在1.1步骤之前建立一个文件夹用于modelsim的工程，再将路径更改到我们新建的文件夹路径。）

（1.3）点击file子菜单中的new,选择project用于新建立一个modelsim工程。（虽然此步非必须，但是建立一个新工程有益 于接下来整个仿真文件的管理。）

1.4）点击file子菜单new,再点击new下的library,用于建立 一个库。（仔细观察1.3步，新建工程的同时亦可建立库）。 至此，modelsim仿真第一大步建立库的工作完毕。

二）编译源代码（包括testbench): 大家都已知道在quartus中编译源代码的方法，这里说明一下在modelsim中编译源代码及testbench的方法。 步骤为——建立一个新工程（同时建立库）后，会自动提示你四个选项。如图： 选create new file后提示对话框，（也可以在有源文件的情况下选择add existing file到工程中。例如我们用quartus写好文件后，可以用此方法将quartus中的文件添加到modelsim工程中来）让你命名你即将创建的新文件，完毕后，会自动出现一个空白的编辑窗口，在那里输入源代码和testbench。（提示：这样编写完后点保存，便可以直接保存到上面设臵好的work库中。比起另一种方法，不建工程直接建库，再通过菜单栏source添加源

《管理信息系统》阶段测验作业(一)答案

沈阳铁路局学习中心

说明： ①阶段测试作业必须由学生书写完成，打印复印不计成绩。 ②学生应按有关课程的教学要求，在规定的交纳日期前交纳作业。 ③任课教师评定考试成绩后，将成绩与评语反馈给学生本人。 ④每一次阶段测试作业成绩记为本学期课程总成绩的20%。 第一部分： 一、填空题 1.信息技术的发展促进了（企业管理模式）的创新。 2.数字化企业的概念源于欧美，是伴随着（互联网）的发展而产生的。 3.人们将研究、分析和处理问题的思想、程序和基本原则称为（方法论）。 4.（信息传输）是从一端将命令或状态信息经信道传送到另一端，并被对方所接收的过程。 5.（信息加工）是对收集来的信息进行去伪存真、去粗取精、由表及里、由此及彼的加工过程。 6.（信息存储）是指将经过加工整理序化后的信息按照一定的格式和顺序存储在特定的载体中的一种信息活动。 7.信息存储介质是指（存储数据）的载体。 8.（信息维护）是指保持信息处于合用的状态 9.信息系统的战略规划是关于信息系统的（长远发展规划）的制定。 10.现行系统中信息的流动关系是以（组织结构）为背景的。 11.业务流程分析可以用（业务流程图）来描述。 12.数据存储表示数据（保存）的地方。 13.采用结构化分析方法绘制数据流程图的基本思想是：（自顶向下、由外向里、逐层分解）。 14.数据字典的使用有两种方式：（人工方式）和（计算机方式）。 15.（结构化语言）是一种介于自然语言与程序设计语言之间的语言。 16.新系统逻辑模型是在（现行系统）逻辑模型的基础上提出来的。 17.（综合计划）是企业一切生产经营、管理活动的纲领性文件。 18.（系统分析报告）是系统分析阶段工作的全面总结，是这一阶段的主要成果。 二、单选题 1.信息系统一般由信息源、信息处理器、信息接收器和（ C ）组成。 A.信息开发者 B.信息所有者 C.信息管理者 D.信息维护者 2.信息的收集工作是为决策提供依据的（B ）。 A.设计工作 B. 初始工作 C.调查工作 D.总结工作 3.管理信息的特征有（ A ） A．管理有效性、决策有用性、系统共享性、需求等级性 B．管理有效性、决策有用性、系统独立性、需求共享性 C．管理扩散性、信息传输性、系统独立性、需求等级性 D. 管理扩散性、信息传输性、系统共享性、需求共享性 4.系统的特性有（ D ） A．约束性、等级性、增值性 B.扩散性、层次性、开放性

VHDL——如何写简单的testbench

use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; --use ieee.std_logic_unsigned.all; entity cnt6 is port (clr,en,clk :in std_logic; q :out std_logic_vector(2 downto 0) ); end entity; architecture rtl of cnt6 is signal tmp :std_logic_vector(2 downto 0); begin process(clk) -- variable q6:integer; begin if(clk'event and clk='1') then if(clr='0')then tmp<="000"; elsif(en='1') then if(tmp="101")then tmp<="000"; else

tmp<=unsigned(tmp)+'1'; end if; end if; end if; q<=tmp; -- qa<=q(0); -- qb<=q(1); -- qc<=q(2); end process; end rtl; 二、六进制计数器testbench的代码

signal en :std_logic:='0'; signal clk :std_logic:='0'; signal q :std_logic_vector(2 downto 0); constant clk_period :time :=20 ns; begin instant:cnt6 port map ( clk=>clk,en=>en,clr=>clr,q=>q ); clk_gen:process begin wait for clk_period/2; clk<='1'; wait for clk_period/2; clk<='0'; end process; clr_gen:process begin clr<='0'; wait for 30 ns; clr<='1'; wait; end process; en_gen:process begin en<='0'; wait for 50ns; en<='1'; wait; end process; end rtl;

1 ModelSim的使用与Testbench的编写

ModelSim的使用与Testbench的编写 重温了基本的Quartus操作和语法后，需要对手头的工作进行仿真验证，Quartus 9.x自带的Vector Waveform已经淘汰掉了，必须用 ModelSim进行仿真。现在就开始一步步入手ModelSim，并通过与Quartus无缝衔接实现仿真。本文使用了ModelSim10.0c + QuartusII 10.0，其他版本基本雷同，请自行研究。 源程序如下： module add( mclk, rst_n, a_in, b_in, c_out ); input mclk, rst_n; input[7:0] a_in, b_in; output[8:0] c_out; reg[8:0] c_out; always@(posedge mclk, negedge rst_n) begin if(!rst_n) c_out <= 9'h0; else c_out <= a_in + b_in; end endmodule 请建立工程，将源程序编译通过. 1.设置第三方EDA工具 在Tools -> Options中设置ModelSim的安装路径，注意要设置到win32文件夹（64位软件对应的就是win64）。

仿真工具为ModelSim。这样Quartus就能无缝调用ModelSim了。

当然也可以在建立工程的时候就设置仿真工具。

2.编写Testbench 说到Testbench，你可以叫它Testbench，或者Testbenches，但不是Test Bench。说起来，就连Quartus也没注意这个问题，至于原因嘛参见Common Mistakes In Technical Texts一文。文章中还列举了些别的错误用语，包括Flip-flop不能写成Flipflop，等等。文章链接： https://www.wendangku.net/doc/9b1561420.html,/papers/Technical_Text_Mistakes.pdf 我们可以通过Quartus自动生成一个Testbench的模板，选择Processing -> Start -> Start Test Bench Template Writer，等待完成后，在导航栏中打开刚才生成的Testbench，默认是保存在simulation\modelsim文件夹下的.vt格 式文件。

软件项目开发总结报告模版

十、项目开发总结报告 1．引言 (2) 1.1编写目的 (2) 1.2项目背景 (2) 1.3定义 (2) 1.4参考资料 (2) 2．开发结果 (3) 2.1产品 (3) 2.2主要功能及性能 (3) 2.3所用工时 (3) 2.4所用机时 (3) 2.5进度 (3) 2.6费用 (4) 3．评价 (4) 3.1生产率评价 (4) 3.2技术方案评价 (4) 3.3产品质量评价 (4) 4．经验与教训 (4)

1．引言 1.1编写目的 【阐明编写总结报告的目的，指明读者对象。】 1.2项目背景 【说明项目来源、委托单位、开发单位及主管部门。】 1.3定义 【列出报告用到的专门术语的定义和缩写词的原文。】 1.4参考资料 【列出有关资料的作者、标题、编号、发表日期、出版单位或资料来源，可包括： a.项目经核准的计划任务书、合同或上级机关的批文； b.项目开发计划； c.需求规格说明书； d.概要设计说明书； e.详细设计说明书； f.用户操作手册； g.测试计划； h.测试分析报告；

i.本报告引用的其他资料、采用的开发标准或开发规范。】 2．开发结果 2.1产品 【可包括： a.列出各部分的程序名称、源程序行数（包括注释行）或目标程序字节数及程序总计数量、 存储形式； b.产品文档名称等。】 2.2主要功能及性能 2.3所用工时 【按人员的不同层次分别计时。】 2.4所用机时 【按所用计算机机型分别计时。】 2.5进度 【给出计划进度与实际进度的对比。】

2.6费用 3．评价 3.1生产率评价 【如平均每人每月生产的源程序行数、文档的字数等。】3.2技术方案评价 3.3产品质量评价 4．经验与教训

项目开发总结报告

1引言 (2) 1.1编写目的 (2) 1.2背景 (2) 1.3定义 (2) 1.4参考资料 (3) 2实际开发结果 (3) 2.1产品 (3) 2.2主要功能和性能 (3) 2.3基本流程 (3) 2.4进度 (4) 2.5费用 (4) 3开发工作评价 (4) 3.1对生产效率的评价 (4) 3.2对产品质量的评价 (4) 3.3对技术方法的评价 (4) 3.4出错原因的分析 (5) 4经验与教训 (5)

1引言 1.1编写目的 项目开发总结报告的编制是为了总结本项目开发工作的经验，说明实际取得的开发结果以及对整个开发工作的各个方面的评价。 本文档预期的读者为软件开发人员。 1.2背景 项目名称：通讯管理系统 系统名称：通讯管理系统 英文名称：Management System of Communication 委托单位：无委托单位，适用于个人、小型企业等 开发单位：13计算机1班小组成员（宋振泽、韩逸文） 开发日期：2016年6月27日——2016年7月5日 1.3定义 生产率： ①用来表示产出与投入比率的术语（总产出除以劳动投入是劳动生产率）。如果相同数量的投入生产了更多的产出，则生产率就增长了。劳动生产率的增长是由于技术进步、劳动技能的改善和资本深化。 ②概括在生物的生产过程中有关物质循环或能量转换速度的各个方面的术语。也有译为生产力的。过去这个词，具有生产速度（生产量）或潜在生产能力的含意，进而也含有土地的生产力、肥沃度（ferti-lity）或循环率等各种意义，非常混乱，国际上给予了上述的定义，而且提出了有关不使用这个词的附文。可是直到现在，这个词仍是混乱地被较广泛地使用，因此，附文中所使用的生产率一词的意义是什么，只能从附文的前后内容加以判断。G.L.Clarke（1946）认为这个词多半用来表示关于现存量、生产速度（生产量）和收获量的任何一个大小范围的。

测试技术作业答案

习题 1-2 求正弦信号t x t x ωsin )(0=的绝对均值x u 和均方根值rms x 。 解：dt t x T u T x ?=2 0sin ||2/1 ω 200|)cos (||2T t T x ωω-= )cos 0(cos 2||20ππ -=x π | |20x = ?=T rms dt t x T x 0 20)sin (1ω ＝ ? -T dt t T x 0 2 02 2cos 1ω ＝ 2 2 0T T x ?＝2 2 0x

1-3 求指数函数)0,0()(≥>=-t a Ae t x at 的频谱 解：指数函数为非周期函数，用傅立叶变换求其频谱。 ?+∞ ∞---=dt e Ae f X ft j at π2)( ? +∞ +-= )2(dt Ae t f j a π ∞ ++-+-= 0)2(|2t f j a e f j a A ππ f j a A π2+= 幅频谱表示式：22)(ω ω+=a A A 相频谱表示式：a arctg ω ω?-=)( 2-2 用一个时间常数为0.35s 的一阶装置去测量

周期分别为1s、2s和5s的正弦信号，问幅值误差将是多少？

解：1）一阶系统的频率响应函数为： 1 1)(+= τωωj H 幅频表示式：1 )(1 )(2 += τωωA 2）设正弦信号的幅值为x A ，用一阶装置测量 正弦信号，测量幅值（即一阶装置对正弦信号的输出）为)(ωA A x 幅值相对误差为： )(1) (ωωA A A A A x x x -=- 3）因为T 1 =ω T=1s 、2s 、5s ，则ω=2π、π、2π/5(rad) 则A(ω)分别为：=+?1)235.0(1 2 π0.414 673.01 )35.0(12 =+?π 915.01 )5 235.0(1 2 =+?π

如何写testbench

如何编写testbench 今天，我来带领大家写一个简单的testbench，顺便讲解如何写好一个testbench以及写testbench时应该注意的地方。 在讲解testbench之前，我们先看一下前面的那个AND_2程序的仿真图，如下： 如上图中所标，在1处，B已经为低电平了，但是输出C仍然为高电平，这样求与运算就会出错。在2处，A和B都是低电平了，C仍然为高电平，直到下次出现时钟的上升沿为止，为什么会这样呢？编译的时候并没有报错，呵呵，出了怪事了啊！其实编译器只能检查处语法错误，无法检测到逻辑错误，这个图给出的结果和我们程序所表达的结果一样，但是这并不是我们所要的求与运算，我们想要的是A和B同时为高电平时，C才输出高电平。我们把程序的敏感列表改为： always@(posedge clk or negedge rst or A or B) 就可以了，把A的电平改变和B的电平改变都加进敏感列表，激励不变，所得到的仿真图： 这才是我们所要的求与运算！ 好了，现在开始讲如何写testbench。Testbench不像RTL级代码，可以用高级行为语句，不用考虑其可综合性，这样就能写出高效的检测代码。在语法上，testbench和可综合代码一样，都是类C结构。好了，我们开始吧！ 1，建立工程等，与之前的一样，但是在创建文件的时候，我们一次创建两个。取名分别为ParallelSerial_Mult和ParallelSerial_Mult_test。创建完成后，如下图：

这两个代码分别如下： module ParallelSerial_Mult(Clk,Rst,MultiplicandIn,MultiplierIn,Load,Product,Out_en); parameter N=8; parameter CYCLES=3; input Clk,Rst,Load; input[N-1:0]MultiplicandIn,MultiplierIn; output[2*N-1:0]Product; output Out_en; reg[2*N-1:0]Product; wire Out_en; reg[N-1:0]Multiplicand; reg[2*N-1:0]NextProduct; reg[CYCLES:0]Count; reg Busy; wire[N-1:0]Sum; wire Carry; assign{Carry,Sum}=Multiplicand+Product[2*N-1:N]; assign Out_en=Count[CYCLES]; always@(posedge Clk or negedge Rst) if(!Rst) begin Multiplicand<=0; Count<=0; Product<=0; Busy<=0; end else begin Product<=NextProduct; if(Load) begin Multiplicand<=MultiplicandIn; Count<=0; Busy<=1'b1; end else begin if(Busy) Count<=Count+1'b1; if(Count[CYCLES]) begin

软件测试课后作业—答案.doc

作业1： 某程序实现如下功能：输入三个整数A、B、C，输出以A、B、C为三边的三角形面积（1

作业3： 需求分析题，设计测试用例： 银行系统：有两个普通窗口A，B和一个VIP窗口，每个窗口只能发放10个号。 A.没有持有VIP的客户只能在普通窗口A，B办理业务。 B.VIP客户优先安排在VIP窗口办理业务，如果VIP窗口不能再发放号码，则 到普通窗口A办理。 C.对公业务只能在普通窗口A办理（办理业务的时间是星期一到星期六）。 D.其他业务在普通窗口A，B办理。 E.在分配时优先考虑人数最少的窗口

作业4： 编写163邮箱注册模块的测试用例（假设没有重复的用户名），条件如图所示。 测试用例如下： 用例编 写 测试步骤输入数据预期结果 1 输入用户名,密码 和确认密码 用户名:a09.-_z 密码:123456 确认密码:123456 注册成功 2 输入用户名,密码 和确认密码 用户名:aaO0 密码:123456 确认密码:123456 注册成功 3 输入用户名,密码 和确认密码 用户名:0Oaa 密码:123456 确认密码:123456 注册成功 4 输入用户名,密码 和确认密码 用户名:aaaa 密码:123456 确认密码:123456 注册成功 5 输入用户名,密码 和确认密码 用户 名:aaaaaaaaaaaaaaaaaa(18 个) 密码:123456 确认密码:123456 注册成功 6 输入用户名,密码 和确认密码 用户名:bbbb 密码:az09.@ 确认密码:az09.@ 注册成功 7 输入用户名,密码 和确认密码 用户名:bbbb 密码:abcedf0123456789 确认密码:abcedf0123456789 注册成功