IC半导体封装测试流程

IC半导体封装测试流程

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IC半导体封装测试流程

第1章前言

1.1 半导体芯片封装的目的

半导体芯片封装主要基于以下四个目的[10, 13]：

●防护

●支撑

●连接

●可靠性

图1-1 TSOP封装的剖面结构图

Figure 1-1 TSOP Package Cross-section

第一，保护：半导体芯片的生产车间都有非常严格的生产条件控制，恒定的温度（230±3℃）、恒定的湿度（50±10%）、严格的空气尘埃颗粒度控制（一般介于1K到10K）及严格的静电保护措施，裸露的装芯片只有在这种严格的环境控制下才不会失效。但是，我们所生活的周围环境完全不可能具备这种条件，低温可能会有-40℃、高温可能会有60℃、湿度可能达到100%，如果是汽车产品，其工作温度可能高达120℃以上，为了要保护芯片，所以我们需要封装。

第二，支撑：支撑有两个作用，一是支撑芯片，将芯片固定好便于电路的连接，二是封装完成以后，形成一定的外形以支撑整个器件、使得整个器件不易损坏。

第三，连接：连接的作用是将芯片的电极和外界的电路连通。

引脚用于和外界电路连通，金线则将引脚和芯片的电路连接起来。载片台用于承载芯片，环氧树脂粘合剂用于将芯片粘贴在载片台上，引脚用于支撑整个器件，而塑封体则起到固定及保护作用。

第四，可靠性：任何封装都需要形成一定的可靠性，这是整个封装工艺中最重要的衡量指标。原始的芯片离开特定的生存环境后就会损毁，需要封装。芯片的工作寿命，主要决于对封装材料和封装工艺的选择。

1.2 半导体芯片封装技术的发展趋势

● 封装尺寸变得越来越小、越来越薄 ● 引脚数变得越来越多

● 芯片制造与封装工艺逐渐溶合 ● 焊盘大小、节距变得越来越小 ● 成本越来越低 ●

绿色、环保

以下半导体封装技术的发展趋势图[2,3,4,11,12,13]：

图1-2 半导体封装技术发展趋势

Figure 1-2 Assembly Technology Development Trend

小型化

注：

1. xSOP 是指SOP 系列封装类型，包括SSOP/TSOP/TSSOP/MSOP/VSOP 等。

2. 3D 是目前用于简称叠层芯片封装的最常见缩写。

TSOP 封装技术出现于上个世纪80年代，一出现就得到了业界的广泛认可，至今仍旧是主流封装技术之一。TSOP 是“Thin Small Outline Package”的缩写，意思是薄型小尺寸封装。其封装体总高度不得超过1.27mm 、引脚之间的节距0.5mm 。TSOP 封装具有成品率高、价格便宜等优点，曾经在DRAM 存存储器的封装方面得到了广泛的应用[14]。

从本世纪初开始，国外主要的半导体封装厂商都开始了叠层芯片（3D ）封装工艺的研究，几乎涉及到所有流行的封装类型，如SIP 、TSOP 、BGA 、CSP 、QFP ，等等。

2005年以后，叠层芯片（3D ）封装技术开始普及。2007年，我们将看到两种全新的封装类型，PiP （Package in Package ）及PoP （Package on Package ），它们就是叠层芯片（3D ）封装技术广泛应用的结果。

1.3 叠层芯片封装技术概述

叠层芯片封装技术，简称3D ，是指在不改变封装体的尺寸的前提下，在同一个封装体内于垂直方向叠放两个或两个以上的芯片的封装技术，它起源于快闪存储器（NOR/NAND ）及SDRAM 的叠层封装。叠层芯片封装技术对于无线通讯器件、便携器件及存储卡来讲是最理想的系统解决方案。近年来，手机、PDA 、电脑、通讯、数码等消费产品的技术发展非常

图1-2（续） 半导体封装技术发展趋势

Figure 1-2(Continue) Assembly Technology Development Trend

时间

1970s

1980s 2000s 10

快，这此行业的迅猛发展需要大容量、多功能、小尺寸、低成本的存储器、DSP、ASIC、RF、MEMS等半导体器件，于是叠层芯片技术于近几年得到了蓬勃发展[1]。

3D封装技术的有以下几个优点：

●多供能、高效能

●大容量高密度，单位体积上的功能及应用成倍提升

●低成本

例如，DRAM/NAND，为了增大单个器件的存储容量，一个通常的做法就是减小芯片的线宽、采用集成度更高的工艺，使得单芯片的容量增长。不过，减小线宽，一是带来晶圆带来生产成本的上升，二是技术难度也会相应加大。如果提高封装密度，即采用叠层芯片封装技术，同样可以将单个器件的容量成倍提升，但是生产成本的上升、工艺难度都比前者低，这就是为什么需要发展叠层芯片封装工艺的根本原因。在一个封装体内放入两个芯片就可以将单个器件的容量提高一倍，这种方法要比我们提高集成度要简单得多。举个例子，假如采用57nm工艺的单芯片的容量是1G，如果提升到2G则需要使用45nm的集成度，但是，目前市场上有大量的2G SD卡出售并未采用45nm的工艺，这就是得益于叠层芯片封装技术，即在一个器件内封装入两个芯片。当然，如果将提高芯片的集成度结合叠层芯片技术，则就能得到更高的单个器件容量。

1.4 TSOP叠层芯片技术研究和重要性和意义

TSOP封装曾经广泛应用于早期的动态随机存储器（DRAM）中。由于TSOP封装的信号传输长度较长、不利于速度提升，容积率只有TinyBGA的50%，在DDR/DDRRII内存封装中被TinyBGA所取代。但是，随着NAND快闪存储器的兴起，它了重新焕发了生机。

根据IC Insight所公布的报告，2005年NAND快闪存储器的增长率达64%，其增长率是整个半导体市场4%的增长率的16倍。2006年NAND快闪存储器的增长率虽然放缓，但仍高达30%左右，是2006年整个半导体市场的增长率8%的3倍多。根据市场调查机构DRAMeXchange的最新的2007年第三季NAND Flash营收市场占有率报告，NAND Flash 品牌厂商在2007年第三季整体营收表现抢眼，逼近39亿美元，比第二季成长36.8%。NAND 的市场增长率远大于整个半导体市场的增长率，所以与NAND相关的主要封装类型TSOP 及SiP的会继续高速增长。正是基于强劲的市场需求，所以大力发展TSOP叠层芯片封装就显得十分重要。

对NAND而言，其两大主流封装形式是SiP及TSOP。SiP的优点是一次成形，封装完成即是成品，不需要SMD。和SiP相比，TSOP则更具有柔韧性，因为TSOP可能通过SMD

制作成SD卡、Mini SD卡、CF卡或是集成到MP3/MP4、SDRAM中，而SiP则不具有这种特点，SiP一旦完成组装，它就是成品了、不能再根据市场需求来进行调整。

和另一种同样可以通过SMD组装的PBGA封装形式相比，TSOP具有非常明显的成本优势。正是因为TSOP的成本优势，半导体业的巨头Intel将它的NAND/NOR PBGA封装转成了TSOP封装。而且，Intel还通过和Micron的合资公司IMFT(IM Flash Technology)，大力推进NAND TSOP的生产。据称，苹果电脑公司目前在iPod 中使用的NAND闪存芯片占全部NAND闪存芯片产量的20%。作为闪存定单，苹果电脑公司已经同意支付5亿美元平分给英特尔公司和美光科技公司，2007年合资公司生产的25%的NAND闪存将提供给苹果电脑公司。

TSOP封装的封装材料成本大概占总成本的55%，如果采用叠层芯片封装，封装成本增加主要是金线和环氧树脂芯片粘合，因此只需要增加少量成本就能将单位封装体积上的功能及应用成倍提升，不光如此，它还带来后序工序的成本降低。

叠层芯片技术是一项非常重要的技术，它的兴起带了封装技术的一场革命。因此，TSOP 叠层芯片封装技术的研究有十分深远的历史及现实意义。

第2章 单芯片TSOP 封装技术介绍

芯片封装工艺分为两段，分别叫前道（Front-of-line ，FOL ）和后道（End-of-line ，EOL ），前道（FOL ）主要是将芯片和引线框架（Leadframe ）或基板（Substrate ）连接起来，即完成封装体内部组装。后道（EOL ）主要是完成封装并且形成指定的外形尺寸[7]。

2.1 前道生产工艺

第四步，划片，将晶圆上的芯片彼此分离。

第五步，再次检查芯片的质量。

第六步，贴片。

第七步，烘烤。

第八，引线键合。

第九步，检查键合后的质量。

第一步，磨片。

第二步，磨片结束后，对芯片进行质量检查。

第三步，装片。

下面，用示意图来简单介绍主要的加工工艺：

1．晶圆(wafer)：

图-3展示了一个从晶圆厂(Wafer Fab)出来的晶圆，上面布满了矩形的芯片，有切割槽的痕迹。

2．磨片(Backgrinding)：

晶圆出厂时，其厚度通常都在0.7mm 左右，比封装时的需要的厚度大很多，所以需要磨片。

图-4是磨片工艺示意图，晶圆被固定在高速旋转的真空吸盘工作台上，高速旋转的砂轮从背面将晶圆磨薄，将晶圆磨到指定的厚度。通常，TSOP 单芯片封装的晶圆厚度为0.28mm 左右。

图2-1 晶圆示意图 Figure 2-1 Wafer

图2-2 晶圆背面剪薄工艺示意图 Figure 2-2 Backgrinding Process

3．装片(Wafer Mount)：

图2-3 装片工艺示意图

Figure 2-3 Wafer Mount

图-5 装片工艺，上图展示了如何将晶圆粘贴到粘性蓝膜上。首先将晶圆正面朝下固定在工作台的真空吸盘上，然后铺上不锈刚晶圆固定铁环（Wafer Ring），再在铁环上盖上粘性蓝膜(Blue Tape)，最后施加压力，把蓝膜、晶圆和铁环粘合在一起。

图-5 下图展示了将晶圆固定在铁环上以后的情况：中央的晶圆被固定在蓝膜上，蓝膜被固定在不锈钢铁环上，以便后续工序加工。

4．划片(Die Sawing)：

图2-4 划片工艺示意图

Figure 2-4 Wafer Sawing

图-6 划片工艺，上图表示高速旋转的金刚石刀片在切割槽中来回移动，将芯片分离。图-6 下图是完成切割的晶圆，芯片被沿着切割槽切开。

5．贴片(Die Attach)：

图-7a，芯片粘贴工艺，第一步：

顶针从蓝膜下面将芯片往上顶、同时真空吸嘴将芯片往上吸，将芯片与膜蓝脱离。

图2-5a 贴片工艺示意图

Figure 2-5a Die Attach Process

图-7b，芯片粘贴工艺，第二步：

将液态环氧树脂涂到引线框架的台载片台上。

图2-5b 贴片工艺示意图

Figure 2-5b Die Attach Process

图-7c ，芯片粘贴工艺，第三步：

将芯片粘贴到涂好环氧树脂的引线框架上。

6．引线键合(Wire Bonding)：

图-8是用金线将引线框架的引脚和芯片的焊盘连接起来以后的示意，上图

有关引线键合部份的工艺介绍，请参见4.3。

图2-5c 贴片工艺示意图 Figure 2-5c Die Attach Process

图2-6 芯片完成焊接后的示意图 Figure 2-6 After Wire Bonding

2.2 后道生产工艺：

用环氧树脂将芯片及用于承载芯片的引线框架

一起封装起来，保护芯片。

继续对环氧树脂封装体进行高温老化处理。

此工序主要是切断引脚之间的连筋。

在引脚外镀上一层纯锡，增强导电性能。

镀锡后，对锡层进行高温老化处理。

打上器件的身份识别。

用机械模具将器件冲压成形。

对外观及引脚进行100%检查。

1．塑封(Molding)：

塑封是用环氧树脂将芯片及用于承载芯片的引线框架一起封装起来，保护芯片，并形成一定等级的的可靠性。

图-9a 展示了塑封工序的工作原理。模具分成上下模，模具上有根据封装体尺寸所预先定好的模腔，其工作温度在通常在165-185℃范围内。将需要封装的引线框架放置到模具上，然后放入固体环氧树脂饼料，再合上模具并施加合模压力（至少在30吨以上）。合模后，给注塑杆上施加压力，环氧树脂在高度高压下开始液化，于是在注塑杆的作用下，环氧树脂被挤入模腔中。由于环氧树脂的特性是先液化再固化，于是在被挤入腔中后，它将再次固化，形成我们所需要的外形尺寸。

图2-7a 封装工艺示意图 Figure 2-7a Molding Process

图2-7b 封装工艺示意图 Figure 2-7b Molding Process

图-9b是注塑完成以后的示意，左图是俯视图，右图剖面图。

2．切筋(Trim)：

图-10是切筋以后的情况，对比图-9b我们可以发现，引脚之间的连筋已经没有了。切筋的作用是将引脚之间的连筋切开，以方便成形工艺。

图2-8 切筋工艺示意图

Figure 2-8 Trim Process

3．电镀(Plating)：

图-11是电镀以后的情况，对比图-10我们可以发现，引脚之间的颜色有了变化。电镀的作用是增强导电性能。

图2-9 电镀工艺示意图

Figure 2-9 Plating Process

4．成形(Form)：

图-12成形工艺示意图，引脚的外形是由冲压模具来完成，器件被固定在模具上，刀具从上往冲压成形，然后将器件与引线框架分离，得到图-1中的外形。成形工艺是半导体封装的最后一步，其外形尺寸有严格的行业标准，TSOP封装的具体尺寸请参见JEDEC MO-142, THIN SMALL OUTLINE PACKAGE FAMILY TYPE I，现行标准公布于2000年7月[5]。TSOP封装的总高度不得超过1.27mm、引脚节距0.5mm，塑封体厚度为1.0mm，目前最流行的TSOP48的长X宽=12X20。

图2-10 成形工艺示意图

Figure 2-10 Form Process

第3章实验环境、设备及材料

实验环境为温度23+/-3摄氏度、湿度50+/10%。

表-1是实验设备清单，表-2是实验材料清单。

表3-1 实验采用的设备清单

表3-2 实验采用的材料清单

第4章TSOP叠层芯片封装技术的实现

首先介绍叠层芯片封装的识别，比如，“TSOP2+1”就是指一个TSOP封装体内有两个活性芯片（Active Die）、一个空白芯片（Spacer），“VFBGA3+0”，那就是说一个VFBGA封装体内有三个活性芯片、没有空白芯片，以此类推。

下图是最典型的TSOP2+1的封装形式剖面图，上下两层是真正起作用的芯片，中间一层是为了要给底层芯片留出焊接空间而加入的空白芯片。空白芯片由单晶硅制成，里面没有电路。

Figure 4-1 TSOP2+1

4.1 三种实现叠层芯片的封装的工艺

叠层芯片封装技术不改变封装体的尺寸，因此后道生产工艺不会有改变，我所有的研究都集中在对前道生产工艺的改进。下面，我以简单两层芯片的TSOP2+X为例，介绍对前道生产工艺完成的研究。

4.1.1第一种方法，TSOP2+1，使用多次重复单芯片的工艺

通过实验，我发现可以通过重复单芯片的工艺来实现叠层芯片的封装，其工艺流程如下[8]：

采用重复传统的单芯片生产工艺实现叠层芯片封装时，只需要在贴片(D/A)及引线键合(W/B)两道工序之间往返即可。上述的TSOP2+1，需要三次贴片(D/A)、两次引线键合(W/B)。

第一种方法，看似非常简单，其实不然。液态环氧树脂的流动性较强，非常容易扩散，经常出现树脂层不均匀，因此需要非常好的液态环氧树脂喷涂机构，而且，它还有一个非常致命的缺陷，即容易在封装完成后出现芯片破裂(Die Crack)，并且这种芯片破裂只会出现在叠层芯片封装中。

关于芯片破裂的解决方案，我将在4.2中阐述。

目视检查，保证上述各个工序的质量

用银浆将下层芯片贴在引线框架上

烘烤芯片，使下层芯片完全固定在引线框架上

用银浆将中间空白芯片贴下层芯片上

烘烤芯片，使空白芯片完全固定在下层芯片上

用银浆将上层芯片贴空白芯片上

烘烤芯片，使上层芯片完全固定在空白芯片上

完全下层芯片的键合

完成上层芯片的键合

4.1.2 第二种方法，TSOP2+1，使用环氧树脂薄膜作为芯片贴合剂

由于液态环氧树脂有流动性强、不易受控的缺点，为了解决这个问题，于是我又尝试改变原材料的形态，用固态环氧树脂薄膜替代液态环氧树脂。下图是使用固态环氧树脂薄膜胶带替代普通蓝膜后装片工序的情形，薄膜胶带上的白色圆盘即固态环氧树脂薄膜，其尺寸比晶圆直径稍大。装片完成后，环氧树脂薄膜就已经和芯片粘在了一起：

图4-2 采用环氧树脂薄膜时的装片工艺示意图

Figure 4-1 Epoxy Film Tape Wafer Mount Process

固定铁环 晶圆

环氧树脂薄膜 工作台 压力滚轮

晶圆封装测试工序和半导体制造工艺流程

A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装（Packaging） IC构装依使用材料可分为陶瓷（ceramic）及塑胶（plastic）两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。 (1) 晶片切割（die saw） 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶（die mount / die bond） 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3) 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。

半导体封装、测试项目立项申请报告(规划方案)

半导体封装、测试项目立项申请报告（规划方案） 第一章基本信息 一、项目承办单位基本情况 （一）公司名称 xxx投资公司 （二）公司简介 公司在发展中始终坚持以创新为源动力，不断投入巨资引入先进研发设备，更新思想观念，依托优秀的人才、完善的信息、现代科技技术等优势，不断加大新产品的研发力度，以实现公司的永续经营和品牌发展。 公司实行董事会领导下的总经理负责制，推行现代企业制度，建立了科学灵活的经营机制，完善了行之有效的管理制度。项目承办单位组织机构健全、管理完善，遵循社会主义市场经济运行机制，严格按照《中华人民共和国公司法》依法独立核算、自主开展生产经营活动；为了顺应国际化经济发展的趋势，项目承办单位全面建立和实施计算机信息网络系统，建立起从产品开发、设计、生产、销售、核算、库存到售后服务的物流电子网络管理系统，使项目承办单位与全国各销售区域形成信息互通，有效

提高工作效率，及时反馈市场信息，为项目承办单位的战略决策提供有利的支撑。 上一年度，xxx有限责任公司实现营业收入9142.85万元，同比增长17.97%（1392.39万元）。其中，主营业业务半导体封装、测试生产及销售收入为7630.04万元，占营业总收入的83.45%。 根据初步统计测算，公司实现利润总额1925.37万元，较去年同期相比增长329.70万元，增长率20.66%；实现净利润1444.03万元，较去年同期相比增长237.99万元，增长率19.73%。 二、项目概况 （一）项目名称 半导体封装、测试项目 （二）项目选址 xxx科技谷 （三）项目用地规模 项目总用地面积19022.84平方米（折合约28.52亩）。 （四）项目用地控制指标 该工程规划建筑系数50.10%，建筑容积率1.30，建设区域绿化覆盖率7.58%，固定资产投资强度173.08万元/亩。 （五）土建工程指标

晶圆封装测试工序和半导体制造工艺流程0001

盛年不重来，一日难再晨。及时宜自勉，岁月不待人 盛年不重来，一日难再晨。及时宜自勉，岁月不待人 A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electro n Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dime nsioi n Measureme nt) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic )及塑胶(plastic )两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bon d)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark )、电镀(plating )及检验(inspection )等。 (1) 晶片切割(die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die )切割分离。举例来说：以 0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mou nt / die bo nd ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线 架则经由传输设备送至弹匣( magazi ne )内，以送至下一制程进行焊线。 ⑶焊线(wire bond ) IC构装制程(Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ;简称IC)，此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械

半导体封装测试企业名单

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 申报企业名称 武汉新芯集成电路制造有限公司 上海集成电路研发中心有限公司 无锡华润微电子有限公司 中国电子科技集团公司第五十五研究所 华越微电子有限公司 中国电子科技集团公司第五十八研究所 珠海南科集成电子有限公司 江苏东光微电子股份有限公司 无锡中微晶园电子有限公司 无锡华普微电子有限公司 日银IMP微电子有限公司 中电华清微电子工程中心有限公司 中纬积体电路（宁波）有限公司 深圳方正微电子有限公司 北京华润上华半导体有限公司 福建福顺微电子有限公司 北京半导体器件五厂 贵州振华风光半导体有限公司 企业类别 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造

21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 常州市华诚常半微电子有限公司 锦州七七七微电子有限责任公司 北京燕东微电子有限公司 河南新乡华丹电子有限责任公司 西安微电子技术研究所 长沙韶光微电子总公司 威讯联合半导体（北京）有限公司 英特尔产品（上海）有限公司 上海松下半导体有限公司 南通富士通微电子股份有限公司 瑞萨半导体（北京）有限公司 江苏长电科技股份有限公司 勤益电子（上海）有限公司 瑞萨半导体（苏州）有限公司 日月光半导体（上海）有限公司 星科金朋（上海）有限公司 威宇科技测试封装有限公司 安靠封装测试（上海）有限公司 上海凯虹电子有限公司 天水华天科技股份有限公司 飞索半导体（中国）有限公司 无锡华润安盛科技有限公司 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 芯片制造 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装 封装

半导体封装及测试技术

半导体芯片封装及测试技术　价值评估咨询报告书　 深华（２００４）评字第０１８号　 深圳大华天诚会计师事务所 中国?深圳

目录 评估咨询报告书摘要 (2) 资产评估咨询报告书 (3) 一、　委托方与资产占有方简介 (3) 二、　评估目的 (3) 三、　评估范围和对象 (3) 四、　评估基准日 (5) 五、　评估原则 (5) 六、　评估依据 (5) （一）　主要法律法规 (5) （二）　经济行为文件 (5) （三）　重大合同协议、产权证明文件 (6) （四）　采用的取价标准 (6) 七、　评估方法 (6) 八、　评估过程 (7) 九、　评估结论 (7) 十、　特别事项说明 (7) 十一、　评估报告评估基准日期后重大事项 (8) 十二、　评估报告法律效力 (8) 十三、　评估报告提出日期 (8) 十四、　备查文件 (8)

评估咨询报告书摘要　 　 　 　 　 我所接受ＰＡＹＴＯＮ技术有限公司的委托，根据国家有关资产评估的规定，本着客观、独立、公正、科学的原则，按照公认的资产评估方法，对ＰＡＹＴＯＮ技术有限公司拥有的半导体芯片封装测试专用技术的价值进行了评估工作。本所评估人员按照必要的评估程序对委托评估的资产实施了实地勘测、市场调查与询证，对委估资产在评估基准日２００４年６月２４日所表现的市场价值作出了较为公允地反映。评估结果为２０，５００，０００．００美元，大写美元贰仟零伍拾万元整。　 　 　 　郑重声明：　 以上内容摘自资产评估报告书，欲了解本评估项目的全面情况，应认真阅读资产评估报告书全文。　 本评估结论系对评估基准日资产咨询价值的反映。评估结论系根据本报告书所述原则、依据、前提、方法、程序得出，评估结论只有在上述原则、依据、前提存在的条件下，以及委托方和资产占有方所提供的所有原始文件都是真实与合法的条件下成立。　 评估报告中陈述的特别事项是指在已确定评估结果的前提下，评估人员揭示在评估过程中己发现可能影响评估结论，但非评估人员执业水平和能力所能评定估算的有关事项，请报告使用者关注。

晶圆封装测试工序和半导体制造工艺流程

A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装（Packaging） IC构装依使用材料可分为陶瓷（ceramic）及塑胶（plastic）两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。 (1) 晶片切割（die saw） 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以

0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶（die mount / die bond） 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3) 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。 (4) 封胶（mold） 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。 (5) 剪切/成形（trim / form） 剪切之目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除（dejunk）。成形之目的则是将外引脚压成各种预先设计好之形状，以便于装置于

半导体封装测试工厂-- -- 较详细

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半导体封装过程wire bond 中 wire loop 的研究及其优化

南京师范大学 电气与自动化科学学院 毕业设计（论文） 半导体封装过程wire bond中wire loop的研究及其优化 专业机电一体化 班级学号22010439 学生姓名刘晶炎 单位指导教师储焱 学校指导教师张朝晖 评阅教师 2005年5月30日

摘要 在半导体封装过程中，IC芯片与外部电路的连接一段使用金线（金线的直径非常小0.8--2.0 mils）来完成，金线wire bond过程中可以通过控制不同的参数来形成不同的loop形状，除了金线自身的物理强度特性外，不同的loop形状对外力的抵抗能力有差异，而对于wire bond来说，我们希望有一种或几种loop形状的抵抗外力性能出色，这样，不仅在半导体封装的前道，在半导体封装的后道也能提高mold过后的良品率，即有效地抑制wire sweeping, wire open.以及由wire sweeping引起的bond short.因此，我们提出对wire loop的形状进行研究，以期得到一个能够提高wire抗外力能力的途径。 对于wire loop形状的研究，可以解决： （1）金线neck broken的改善。 （2）BPT数值的升高。 （3）抗mold过程中EMC的冲击力加强。 （4）搬运过程中抗冲击力的加强。 关键词：半导体封装，金线，引线焊接,线型。

Abstract During the process of the semiconductor assembly, we use the Au wire to connect the peripheral circuit from the IC. (The diameter of the Au wire is very small .Usually, it’s about 0.8mil~2mil.) And during the Au wire bonding, we can get different loop types from control the different parameters. Besides the physics characteristic of the Au wire, the loop types can also affect the repellence under the outside force. For the process of the wire bond, we hope there are some good loop types so that improve the repellence under the outside force. According to this, it can improve the good device ratio after molding. It not only reduces the wire sweeping and the wire open of Au wires but also avoid the bond short cause by the wire sweeping. Therefore, we do the disquisition about the loop type for getting the way to improve the repellence under outside forces. This disquisition can solve the problem about: (1)Improve the neck broken of Au wire. (2)Heighten the BST data. (3)Enhance the resist force to EMC during the molding process. (4)Decrease the possibility of device broken when it be moved. Keyword: the semiconductor assembly, Au wire, wire bond, wire loop.

晶圆封装测试工序和半导体制造工艺流程

晶圆封装测试工序和半导体制造工艺流程 A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。 举例来说:以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M 微量。

欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内，以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC)，此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin)，称之为打线，作为与外界电路板连接之用。 (4) 封胶(mold) 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。 (5) 剪切/成形(trim / form) 剪切之目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除(dejunk)。成形之目的则是将外引脚压成各种预先设计好之形状，以便于装置于电路板上使用。剪切与成形主要由一部冲压机配上多套不同制程之模具，加上进料及出料机构所組成。 (6) 印字(mark)及电镀(plating) 印字乃将字体印于构装完的胶体之上，其目的在于注明商品之规格及制造者等资讯。

晶圆封装测试工序和半导体制造工艺流程

A.晶圆封装测试工序 一、IC 检测 1.缺陷检查 Defect Inspection 2.DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印 有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图 案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3.CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、IC 封装 1.构装( Packaging) IC构装依使用材料可分为陶瓷(ceramic及塑胶(plastic)两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割(die saW、黏晶(die mou nt / die bond)、焊线(wire bo nd)、圭寸胶(mold)、剪切 / 成形(trim / form )、印字(mark)、电镀(plati ng)及检验(in spection)等。 (1)晶片切割( die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒( die)切割分离。举例来说： 以 0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的 64M 微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撑避免了胶带的皱褶与晶粒之相互碰撞。 (2)黏晶( die mount / die bond)

半导体封装方式

半导体封装简介: 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。塑封之后，还要进行一系列操作，如后固化（Post Mold Cure）、切筋和成型 （Trim&Form）、电镀（Plating）以及打印等工艺。典型的封装工艺流程为： 划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。 一、DIP双列直插式封装 1. 适合在PCB(印刷电路板)上穿孔焊接，操作方便。 2. 芯片面积与封装面积之间的比值较大，故体积也较大。 二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装 QFP封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集 成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式 封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。 采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好 的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊 接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。 PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的 区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。 QFP/PFP封装具有以下特点： 1.适用于SMD表面安装技术在PCB电路板上安装布线。 2.适合高频使用。 3.操作方便，可靠性高。 4.芯片面积与封装面积之间的比值较小。 三、PGA插针网格阵列封装 一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和 拆卸上的要求。ZIF(Zero Insertion Force Socket)是指零插拔力的插座。 1. 插拔操作更方便，可靠性高。 2. 可适应更高的频率。

中国半导体封装测试工厂

中国半导体封装测试工厂 上海华旭微电子有限公司 上海芯哲微电子科技有限公司 沈阳中光电子有限公司 超威半导体公司 葵和精密(上海) 新义半导体 快捷半导体 安靠封测(上海) 东莞乐依文半导体有限公司 日月光(威海) 日月光(上海)威宇半导体 日月芯 嘉盛半导体 罗姆电子(天津)有限公司 长风 尼西 成都亚光电子股份有限公司 宏茂微电子 上海斯伦贝谢智能卡技术有限公司飞思卡尔半导体 晶诚（郑州）科技有限公司 银河微电子 捷敏电子 捷敏电子(合肥） 通用半导体 通用半导体(西安爱尔) 超丰 勤益电子(上海) 广州半导体器件 桂林斯壮半导体 无锡华润华晶微电子 合肥合晶 华越芯装电子 苏州奇梦达公司 英飞凌科技（无锡）有限公司 江苏长电科技股份有限公司 吉林市华星电子有限公司 凯虹电子开益禧半导体 京隆科技 震坤 乐山菲尼克斯(ON Semi) 菱生 骊山微电子 绍兴力响微电子 绍兴力响微电子有限公司 美光半导体 巨丰电子 上海纪元微科 美国芯源系统 南方电子 南通富士通微电子股份有限公司美国国家半导体有限公司 华微 凤凰半导体 飞利浦 清溪三清半导体 瑞萨半导体 威讯联合 三星电子(半导体) 晟碟半导体 三洋半导体 三洋 上海旭福电子 永华电子 汕头华汕电子 深爱半导体 矽格电子 中芯国际 中芯国际 中芯国际 中芯国际 飞索半导体 深圳赛意法电子 天水华天微电子 东芝半导体 芯宇 优特半导体（上海） 新康电子/威旭 晶方半导体科技(苏州)有限公司无锡华润安盛科技有限公司 无锡红光微电子

厦门华联电子有限公司 扬州晶来半导体有限公司 矽德半导体 扬州市邗江九星电子有限公司 广东粤晶高科 中星华电子 瑞特克斯（成都）电子 潮州市创佳微电子有限公司 恒诺微电子(嘉兴)有限公司 恒诺微电子上海 英特尔产品成都 英特尔产品上海 上海松下半导体 苏州松下半导体 矽品 日立半导体（苏州）有限公司 江门市华凯科技有限公司 江阴长电先进封装有限公司 阳信长威电子有限公司长威电子 星科金朋 浙江金凯微电子 长沙韶光微电子 深圳世纪晶源科技有限公司 国内的十大封装测试企业（这是05年的排名了）： 1.飞思卡尔(Freescale)(天津) 2.RF(MicroDevices)(北京) 3.深圳赛意法(Sig-STMicro) 4.Intel(上海) 5.上海松下(Matsushita)半导体 6.南通富士通(Fujitsu)微电子 7.苏州英飞凌(Infineon) 8.北京瑞萨(Renesas)半导体 9.江苏长电科技 10.乐山菲尼克斯(Phenix)半导体

IC半导体封装测试流程

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IC半导体封装测试流程 第1章前言 1.1 半导体芯片封装的目的 半导体芯片封装主要基于以下四个目的[10, 13]： ●防护 ●支撑 ●连接 ●可靠性 图1-1 TSOP封装的剖面结构图 Figure 1-1 TSOP Package Cross-section 第一，保护：半导体芯片的生产车间都有非常严格的生产条件控制，恒定的温度（230±3℃）、恒定的湿度（50±10%）、严格的空气尘埃颗粒度控制（一般介于1K到10K）及严格的静电保护措施，裸露的装芯片只有在这种严格的环境控制下才不会失效。但是，我们所生活的周围环境完全不可能具备这种条件，低温可能会有-40℃、高温可能会有60℃、湿度可能达到100%，如果是汽车产品，其工作温度可能高达120℃以上，为了要保护芯片，所以我们需要封装。 第二，支撑：支撑有两个作用，一是支撑芯片，将芯片固定好便于电路的连接，二是封装完成以后，形成一定的外形以支撑整个器件、使得整个器件不易损坏。 第三，连接：连接的作用是将芯片的电极和外界的电路连通。

引脚用于和外界电路连通，金线则将引脚和芯片的电路连接起来。载片台用于承载芯片，环氧树脂粘合剂用于将芯片粘贴在载片台上，引脚用于支撑整个器件，而塑封体则起到固定及保护作用。 第四，可靠性：任何封装都需要形成一定的可靠性，这是整个封装工艺中最重要的衡量指标。原始的芯片离开特定的生存环境后就会损毁，需要封装。芯片的工作寿命，主要决于对封装材料和封装工艺的选择。 1.2 半导体芯片封装技术的发展趋势 ● 封装尺寸变得越来越小、越来越薄 ● 引脚数变得越来越多 ● 芯片制造与封装工艺逐渐溶合 ● 焊盘大小、节距变得越来越小 ● 成本越来越低 ● 绿色、环保 以下半导体封装技术的发展趋势图[2,3,4,11,12,13]： 图1-2 半导体封装技术发展趋势 Figure 1-2 Assembly Technology Development Trend 小型化

半导体封装测试-百度文库(精)

半导体封装测试 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。半导体封装测试是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。 目录 过程 形式 高级封装实现封装面积最小化 表面贴片封装降低PCB设计难度 插入式封装主要针对中小规模集成电路 相关链接 过程 形式 高级封装实现封装面积最小化 表面贴片封装降低PCB设计难度 插入式封装主要针对中小规模集成电路 相关链接 展开 过程

封装过程为:来自晶圆前道工艺的晶圆通过划片工艺后,被切割为小的晶片(Die,然后将切割好的晶片用胶水贴装到相应的基板(引线框架架的小岛上,再利用超细的金属(金、锡、铜、铝导线或者导电性树脂将晶片的接合焊盘(Bond Pad连接到基 板的相应引脚(Lead,并构成所要求的电路;然后再对独立的晶片用塑料外壳加以封装保护,塑封之后,还要进行一系列操作,如后固化(Post Mold Cure、切筋和成型 (Trim&Form、电镀(Plating以及打印等工艺。封装完成后进行成品测试,通常经过入检(Incoming、测试(Test和包装(Packing等工序,最后入库出货。典型的封装工艺流程为:划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。 编辑本段 形式 半导体器件有许多封装形式,按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装三类。从DIP、SOP、QFP、PGA、BGA 到CSP再到SIP,技术指标一代比一代先进。总体说来,半导体封装经历了三次重大革新:第一次是在上世纪80年代从引脚插入式封装到表面贴片封装,它极大地提高了印刷电路板上的组装密度;第二次是在上世纪90年代球型矩阵封装的出现,满足了市场对高引脚的需求,改善了半导体器件的性能;芯片级封装、系统封装等是现在第三次革新的产物,其目的就是将封装面积减到最小。 编辑本段 高级封装实现封装面积最小化 芯片级封装CSP 几年之前封装本体面积与芯片面积之比通常都是几倍到几十倍,但近几年来有些公司在BGA、TSOP的基础上加以改进而使得封装本体面积与芯片面积之比逐步减小到接近1的水平,所以就在原来的封装名称下冠以芯片级封装以用来区别以前的

半导体制造公司集成电路封装测试生产项目环评公示

德州仪器半导体制造（成都）有限公司集成电路封装测试生产项目 第二次环评公示 1、建设项目的概况简述： 建设单位：德州仪器半导体制造（成都）有限公司 项目名称：集成电路封装测试生产项目 建设地点：成都高新区西部园区成都高新综合保税区科新路原厂区范围内进行，不新征土地，不新增建筑。 建设性质：新建 生产规模及产品大纲：本项目建成后，德州仪器（成都）将形成集成电路年封装测试 39.24亿只，代表产品包括扁平无引线封装(QFN)与薄小外形电晶体封装(SOT)。 投资总额：97760万元 劳动定员：德州仪器现有员工580人，本项目满产预计新增员工880 人。本项目投产后，德州仪器成都公司将拥有员工1460人。 工作制度：年工作日365 天，生产线工人实行四班两运转工作制，每班工作10 小时，管理人员实行单班工作制。 建设进度：预计投产时间2014年11月。 2、建设主要污染源 本项目主要污染物产生的种类和来源如下： 废水 （1）清洗废水，主要来源于封装生产线研磨清洗和划片清洗过程排水； （2）空调排水、冷却排水、锅炉排水，主要来源于空调加湿器排水，工艺冷却排水，循环冷却水系统冷却塔排水，冰机及锅炉排水； （3）生活污水，主要源于盥洗间污水、餐厅污水、洗衣房污水； 废气 （1）锅炉排气：主要来源于锅炉； （2）一般排气：主要来源于封装测试厂房生产过程； 固体废物 （1）废塑封树脂：主要来源于塑封、固化过程；

（2）废环氧树脂：主要来源于粘片工序； （3）废框架：主要来源于粘片与切筋成型工序； （4）废金属：主要来源于键合工序； （5）其他固体废物：主要有废包装材料、废塑料制品、不合格品、废日光灯管、废空气过滤芯、办公生活垃圾等。 3、污染物处置措施 废水：本项目废水包括生产废水和生活污水。 本项目依托原有废水处理系统处理生产废水，主要为研磨、切片清洗废水，废水主要成分为SS。 生活污水主要有厂区盥洗间污水，经化粪池预处理，餐饮污水设置隔油池作撇油处理。 生产废水和生活污水处理达标后排入开发区市政污水管网，进入高新区西区污水处理厂处理。 废气：主要为锅炉废气。通过锅炉烟囱排入大气。 噪声：高噪声设备主要为冷冻机组、真空泵、风机以及水泵等动力设备，通过合理布置声源，采取相应的隔声、减振、消声、吸声等降噪措施，厂界能够做到达标排放。 固废：本项目固体废物年产生量106.5吨，分为危险废物和一般废物两类：危险废物，年产生量约16.5吨。包括： ①塑封使用环氧树脂产生的废环氧树脂料管（产生量6 t/a），主要有害物质为塑料； ②废含汞灯管，产生量约0.5t/a。 ③废框架等电子混合废料，产生量约10t/a； 一般废物，年产生量约29吨。包括：废包装材料、废金属。废包装材料、废金属送废品回收商回收。废水处理污泥，产生20吨/年，包括：背面减薄/划片废水处理污泥； 厂区办公垃圾约60t/a，送城市垃圾场统一处置。 4、环境影响分析 废水排放影响分析：本项目达产后，生产废水排放总量为917m3/d，主要污

半导体和测试设备介绍

第一章.认识半导体和测试设备(1) 本章节包括以下内容， 晶圆（Wafers）、晶片（Dice）和封装（Packages） 自动测试设备（ATE）的总体认识 模拟、数字和存储器测试等系统的介绍 负载板（Loadboards）、探测机（Probers）、机械手（Handlers）和温度控制单元（Temperature units） 一、晶圆、晶片和封装 1947年，第一只晶体管的诞生标志着半导体工业的开始，从那时起，半导体生产和制造技术变得越来越重要。以前许多单个的晶体管现在可以互联加工成一种复杂的集成的电路形式，这就是半导体工业目前正在制造的称之为"超大规模"（VLSI，Very Large Scale Integration）的集成电路，通常包含上百万甚至上千万门晶体管。 半导体电路最初是以晶圆形式制造出来的。晶圆是一个圆形的硅片，在这个半导体的基础之上，建立了许多独立的单个的电路；一片晶圆上这种单个的电路被称为die（我前面翻译成"晶片"，不一定准确，大家还是称之为die好了），它的复数形式是dice.每个die都是一个完整的电路，和其他的dice没有电路上的联系。

当制造过程完成，每个die都必须经过测试。测试一片晶圆称为"Circuit probing"（即我们常说的CP测试）、"Wafer porbing"或者"Die sort"。在这个过程中，每个die都被测试以确保它能基本满足器件的特征或设计规格书（Specification），通常包括电压、电流、时序和功能的验证。如果某个die不符合规格书，那么它会被测试过程判为失效（fail），通常会用墨点将其标示出来（当然现在也可以通过Maping图来区分）。 在所有的die都被探测（Probed）之后，晶圆被切割成独立的dice，这就是常说的晶圆锯解，所有被标示为失效的die都报废（扔掉）。图2显示的是一个从晶圆上锯解下来没有被标黑点的die，它即将被封装成我们通常看到的芯片形式。 注：本标题系列连载内容及图片均出自《The Fundamentals Of Digital Semiconductor Testing》

晶圆封装测试工序和半导体制造工艺流程_百度文库(精)

晶圆封装测试工序和半导体制造工艺流程.txt-两个人同时犯了错，站出来承担的那一方叫宽容，另一方欠下的债，早晚都要还。-不爱就不爱,别他妈的说我们合不来。A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装（Packaging） IC构装依使用材料可分为陶瓷（ceramic）及塑胶（plastic）两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。 (1 晶片切割（die saw） 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2 黏晶（die mount / die bond） 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。 (4 封胶（mold）

重庆万国半导体科技有限公司12英寸功率半导体芯片制造及封装测试

重庆市职业病防治院 建设项目职业病危害评价报告信息网上公开表一、评价报告基本情况 报告编号渝职防预评字〔2016〕第08号评价类别预评价 项目名称12英寸功率半导体芯片制造及封装 测试生产基地项目 风险类别严重 报告编制人张立 建设单位重庆万国半导体科技有限公司建设单位联系人戚远林 项目地理位置重庆市两江新区水土高新技术产业园 现场调查人员张立、汪运调查时间2016.09.14 采样、检测人员——采样检测时间—— 建设单位陪同人员戚远林 报告评审专家蒋学明荣、梁道康、王华、雷勇、 黄进 评审时间2017.03.08 二、项目简介 重庆万国半导体科技有限公司成立于2016年，由美国万国半导体股份有限公司（AOS）与渝富集团、两江新区战略性新兴产业股权投资基金合资经营。 美国万国半导体（ALPHA&OMEGA Semiconductor，简称“AOS 公司”）成立于2000年，总部位于美国硅谷，是一家集半导体设计、晶圆制造、封装测试为一体的企业，主要从事功率半导体器件(含功率MOSFET、IGBT和功率集成电路产品)的产品设计和生产制造。目前AOS公司在美国俄勒冈有一座8英寸晶圆厂、在上海松江有二座封装工厂，在美国硅谷、台湾、上海均设有研发中心，拥有一批技术领先的功率半导体领域专业研究团队。其产品市场涉及笔记本电脑、液晶电视、手机、家电、通讯设备、工业控制、照明应用、汽车电子等领域。主要客户包括三星、LG、飞利浦、Intel、东芝、西部数据、惠普、Sony、戴尔、联想、比亚迪、长虹等全球知名品牌商。 三、建设项目（用人单位）存在的职业病危害因素及检测结果

通过工程分析，拟建项目生产过程中可能产生或存在的职业病危害因素有硫酸、磷酸、硝酸、盐酸、氨气、氯气、氟气、氪气、氮气、氢气、一氧化碳、二氧化碳、一氧化氮、二氧化氮、二氧化硫、二氧化锡、二氧化硅、三氯化硼、四氟化碳、甲基磺酸、甲基磺酸锡、甲醇、氢氧化钾、氢氧化钠、苯酚、甲醛、异丙醇、丙酮、氟化氢、溴化氢、砷化氢、磷化氢、硫化氢、过氧化氢、一氧化二氮、二氟甲烷、三氟化氮、六氟化钨、正硅酸乙酯、丙二醇甲醚醋酸酯、八氟环戊烯、1，4-丁二醇二缩水甘油醚、乙二醇、松油醇、硅烷、硼烷、砷烷、氯硅烷、氯化钙、次氯酸钠、六甲基二硅胺、二氢呋喃、乙酸丁酯、酚醛树脂、乳酸乙酯、醋酸乙酯、柴油、臭氧、甲烷、金属镍与难溶性镍化合物、乙醇、其他粉尘（硅粉尘）、铜尘、噪声、高温、工频电场、激光辐射、χ射线等。 职业病危害因素及分布情况一览表 序号评价单元岗位/工序作业 方式 可能存在或产生的 职业病危害因素 备注 1 芯片 厂房 化学品 供应单 元 酸性化学品房巡检 硫酸、磷酸、硝酸、盐酸、过 氧化氢、氟化氢 根据生产负荷，作业人员对供 气气瓶进行更换，更换频率为 每日2次，每次更换时间2-3 分钟。在正常情况下，作业人 员均不直接接触化学毒物。但 是在更换气瓶操作不当或出现 意外、维修以及发生管道、容 器“跑、冒、滴、漏”等突发 事件，作业人员可短时间大量 接触。 有机化学品房巡检 异丙醇、丙二醇甲醚醋酸酯、 乙二醇、六甲基二硅胺、光阻 剂（酚醛树脂、乳酸乙酯、醋 酸乙酯）、清洗剂（异丙醇、 烷烃） 碱性化学品房巡检 氨气、显影液（二氢呋喃、乙 酸丁酯） 碱性气体房巡检氨气 腐蚀性气体房巡检 氯气、氟气、氪气、三氯化硼、 盐酸、溴化氢、八氟环戊烯、 六氟化钨、三氟化氮、一氧化 二氮、二氟甲烷 大宗气体房巡检氮气、氢气、二氧化碳 可燃气体房巡检一氧化碳 毒性气体房巡检 硼烷、磷化氢、砷烷、氯硅 烷 硅烷站巡检硅烷