数字集成电路低功耗设计
数字集成电路低功耗设计
摘要数字IC的低功耗设计是一个系统问题，必须在设计的各个层次上发展适当的技术，综合应用不同的设计策略，才能达到在降低功耗的同时还能维持较高的系统性能的目的。本文系统地总结了当前系统级芯片设计中的低功耗技术，并对功耗估计和分析以及不同设计层次的功耗优化方法分别进行了讨论。
关键词数字集成电路功耗估计功耗分析低功耗设计功耗优化
1 引言
近来，研究人员发现仅仅用时间和面积作为评价系统性能的指标是不够的。功耗是另一个非常重要的考虑指标。直到最近，相对于面积和速度指标而言，对功耗的考虑还被放在第二位。但是，近年来这种考虑方法正在开始改变，对功耗指标重要性的考虑逐渐提高到与面积和速度同等重要的高度。许多因素推动了这个趋势的发生。也许最明显的因素就是便携式电子系统的飞速发展。对于这些便携式电子系统应用，平均功耗已经变成一个最关键的设计指标。例如，用分立器件所搭建的一个便携式多媒体终端，由于没有进行低功耗的优化设计，其消耗的功率是40瓦。用先进的镍-金属-氰化物电池供电，每公斤重可以产生的电能约为65瓦*小时，支持这样的终端运行10小时就需要6公斤重电池，这是无法接受的。甚至用现在比较先进的电池技术如锂离子电池，每公斤重可以产生的电能为100瓦*小时，支持这个多媒体终端运行10小时，也需要4公斤锂离子电池。因此，如果没有低功耗设计，当前和未来的便携式电子设备要么需要非常重的电池组，要么电池的寿命非常短。
即使对于非便携式的设备而言，减小功耗也会起到非常关键的作用。例如，进行过性能优化的微处理器，在时钟频率为200MHz~500MHz的情况下，消耗的功耗典型值大约为40瓦~80瓦。微处理器的速度正在稳步提高，时钟频率已经达到了1GHz。在这样高的时钟频率下，它们消耗大约300瓦的功率是无法接受的，因为封装和散热设备的成本太高了。因而，除非功耗大大降低，否则因功耗而产生的热量必须限制封装和VLSI系统的性能。
动态功耗是IC功耗的主要组成部分，但随着深亚微米工艺的发展，之前微不足道的漏电流功耗呈指数级增大，甚至有超越动态功耗的趋势，这也使得新兴低功耗技术的研究显得更加重要和紧迫。
本文将介绍芯片功耗的主要来源、基本概念及其影响因素；针对这些功耗来源和影响因素，本文将分别考虑IC设计中不同抽象层次对电路功耗的影响，并比较各项低功耗技术的效果和存在的问题；此外，对功耗的优化也进行了详细的介绍。
2 功耗估计
功耗估计是指估计数字电路的平均功耗。理想情况下平均功耗应该包括静态功耗和动态功耗，然而在精心设计的CMOS电路中，容性功率占主导地位，因此平均功耗一般指的是容性功耗。这与模拟为电压降低问题的瞬时功耗或最坏情况功耗的估计有很大不同。在设计的每一个层次上，从低层的电路级、门级，到高层的结构级(RTL级)和行为级，有相应的功耗估计方法。
电路级的功耗估计工具，是最早发展起来的．它虽然具有精度高的优点，但是速度太慢，不适用于大电路。另外，此时电路级网单已经生成．即使发现功耗估计的结果不满足要求，修改所花的代价也太大。因此电路级的功耗估计工具主要用于验证已基本设计完成的电路的指标，而要在电路的综合和优化的过程中，为设计提供功耗评价的标准，则就要运用门级、结构级或行为级的功耗估计工具。门级功耗估计的方法分为概率方法和统计方法；结构级功耗估计的方法分为基于电路复杂度和基于输入信号变化特征的方法；行为级功耗估计的方法分为随机方法和经验方法，
本节将主要阐述门级功耗估计中的概率方法和统计方法，结构级功耗估计中的宏模型方法，以及时序电路的功耗估计
2．1 概率方法
较早发展起来的门级功耗估计方法是概率方法。它利用信号的概率信息做功耗估计，不象电路级的功耗估计方法要求用户提供大量的输入信号矢量序列。在这种方法中，功耗估计公式不再采用对电源电流积分再求平均，而是：
P av=1/2f clk·V DD·V SW·∑c n p（x n）（1）其中，f clk是电路的时钟频率；V DD是电源电压；V SW是开关动作时电容电压转换值。在大部分情况下电容充放电是在0和V DD之间变化，V SW等于V DD。n是逻辑门的输出节点数；c n是在输出节点x n处的集总电容；p（x n）是在输出节点x n处的信号转换概率。以上这些参数中，除p（x n）外的其他参数都可由电路本身信息得到．而p（x n）则不仅依赖电路所完成的逻辑功能，还和输入信号的特性有关，功耗估计的关键就是计算p（x n）
2．2 统计方法
概率方法，如果忽略内部节点的时空相关性，则可以大大提高计算速度，但却牺牲了相当的精度}如果考虑内部节点的相关性，问题又变得很复杂。统计方法能较好地解决这一矛盾。
该方法中提出的基于Monte Carlo技术的统计模拟方法，对一些随机产生的输入样本做模拟，再用收敛准则判断它们功耗的平均值是否收敛到了平均功耗。这种方法可以在用户所要求的精度下同时保证速度，但是该方法只能处理功耗是正态分布的情况。另外，分层采样技术对上述简单采样技术做了改进，它不仅解决了非正态分布问题，而且提高了采样效率。
上面的方法只提供了整体电路的功耗，如果要进一步计算电路中每一个门的功耗则不易得到，原因是收敛准则中的精度要求采用相对误差。
2．3时序电路功耗估计
逻辑电路分为组合逻辑电路和时序逻辑电路，以上所提的所有方法都是对组合电路而言的。由于时序逻辑电路存在反馈，它的功耗估计比组合逻辑电路要复杂。时序电路中组合电路部分的输入分为外输入和当前状态线输入，当前状态线输入是锬存器的输出，它的当前值与前一周期的值相关，且状态线之间的值也是相关的，即具有时间和空间相关性。
2．4 结构级功耗估计方法
由于在结构级上发展功耗估计工具是目前最新的发展趋势，在低层次上提高估计的精度实际已无多大实用价值，而结构级工具虽然牺牲了一部分精度，但求得了更快的速度和效率。一种方法是基于电路复杂度，电路的功耗等于电路中等效门个数乘以每一个门的功耗。这类方法所需信息较少，只需要一些工艺参数和等效门个数的信息，但是假设输入信号的统计规律为白噪声，即同一寄存器中每
一位的转换概率是相等的。
目前门级和结构级的功耗估计工具应用较为广泛，行为级的功耗估计工具也逐渐发展了起来。由于在这一层次尚未得到电路结构，所面临的主要问题是精度。
3 电路功耗分析
研究低功耗技术，我们首先要分析功耗的来源。CMOS是当今使用最普遍的IC设计工艺。在一个CMOS电路中，功耗主要有三部分：
P=P Switch+P ShortCircuit+P Leakage (1) =ACV2f+τAVI short+VI leak (2) 其中f是系统的频率；A是跳变因子，即整个电路的平均翻转比例;C是门电路的总电容；V是供电电压；τ是电平信号上升/下降的时间。
公式(1)中，P是一个CMOS电路的总功耗；P Switch是跳变功耗，也叫动态功耗，是器件在工作过程中对电容充放电形成的；P ShortCircuit是短路功耗，也叫直通功耗，是器件在工作时由电源到地形成的通路造成的；P Leakage是漏电流功耗，通常也叫做静态功耗，是由亚阈值电流和反向偏压电流造成的。图1是这三部分功耗的电路示意图。
由公式(2)可以看出：降低跳变功耗可以通过降低器件的工作电压和工作频率、减小单元器件的负载电容或者降低电路的跳变因子来实现；与短路功耗τAVI short∝τAβ(V dd－V th)3(β由工艺决定) 对应的低功耗技术主要注重如何降低器件的工作电压Vdd、提高晶体管阈值电压Vth以及改善电路工艺等；而漏电流
功耗VI leak∝Ve主要受工作电压Vdd、阈值电压V th和器件尺寸W/L等几个参
数的影响。其中V th的减小使得漏电流功耗呈指数级增大，这一点在深亚微米工艺中表现的尤为突出。
4 层次化的低功耗设计
CMOS电路的功耗包括以下两部分：
静态功耗（Static power）对于基于CMOS的设计，静态电流引起的功耗在深亚微米以前的工艺很低，通常可以忽略。随着低电压深亚微米工艺的采用，这种情况发生了巨大的变化，为了保证高性能，单元库的设计者通常以较高的静态电流的代价来实现快速的单元电路，这就带来了非常大的静态功耗。据预测，在工艺的特征尺寸达到0.06μm时，静态功耗将超过系统的动态功耗，即大型芯片在不工作的情况下（没有输入信号）也将达到几十瓦的功耗。目前最新的Intel CPU已采用Sleep Transistor来降低静态功耗，它的工作原理是对不工作的三极管关闭供给电压，因此彻底消除了静态功耗，当然这也对电路的性能产生不好的影
响。
动态功耗（Dynamic power）CMOS电路的动态功耗是电路工作时消耗的功率，或者说是当电路中的电压由于激励信号发生变化时消耗的功率。动态功耗又由两部分组成，即翻转功耗（switching power）和内部功耗（internal power）。
翻转功耗是指一个驱动元件在对负载电容进行充放电时消耗的功率。显然，电路电压发转越频繁，这种功耗越大。因此，翻转功耗是元件输出端驱动的总负载电容和逻辑翻转率的函数。这部分功耗在CMOS工艺的功耗中是最大的一部分。
动态功耗可用以下公式来表示：
P d=∑afCV2
式中P d——电路各点功耗的总和；
a——该点电路的翻转次数；
f——时钟频率；
C——该点的电容；
V——电压值。
因此，可以看出低功耗设计的基本犯法就是减少a、C和V。对于某些非关键模块，我们也采用降低频率的方法来降低功耗，但系统的最高工作频率f通常已由系统性能决定，不能更改。
内部功耗是指所有在元件内部消耗的功率。CMOS电路中的一个门有一个P 型晶体管和一个N型晶体管构成，这两个晶体管总有一个导通一个截止，但在电路发生翻转时会出现瞬时的同时导通的情况，这时会消耗一定的功率，称作短路功耗。对于那些翻转速度慢的电路，这部分功耗会相当显著。
低功耗设计根据不同的引用有不同的设计目标，应分别考虑：
1.高性能的设计，与此同时低功耗是第二位的设计目标，如笔记本电脑的
CPU。
2.低功耗是第一位的设计目标，如手持设备芯片。
从上面的简单分析中可以看出，低功耗技术涉及到很多因素，如跳变因子、负载电容、电源电压、工作频率、阈值电压以及器件尺寸等。低功耗设计就是从这些基本因素出发，在设计的各个阶段综合运用不同的策略以消除或降低诸因素对功耗的影响，以取得更好的低功耗效果。
4.1 工艺级
工艺上可以考虑的低功耗技术主要有：降低电源电压，减小晶体管尺寸，增加金属层数以及采用其它特殊工艺等。
电源电压随着工艺水平的提高不断降低，为满足性能的要求，阈值电压也随之不断的降低。然而，阈值电压的减小会导致泄漏电流呈指数级增长，而且越来越薄的栅氧化层也使得栅沟道泄漏电流不断加大。在90nm和更先进的工艺下，泄漏功耗的处理成为芯片设计中的主要部分。针对这一问题，可以采用一些特殊工艺如绝缘体上硅(Silicon onInsulator，SOI)工艺、多阈值工艺和变阈值工艺等。多阈值工艺在关键路径上采用阈值较低的器件，而在非关键路径上用高阈值器件，虽然会因此增大延迟，但可换得漏电流功耗的降低；变阈值工艺通过动态地改变衬底偏置电压以改变阈值，同样可降低漏电流功耗。
采用先进的工艺，能获得更小的晶体管尺寸，有助于减小互连线长度和开关电容，从而有助于降低电路功耗[3]。同样地，多层金属布线可以避免使用大范围连线，减少开关电容降低功耗。但是多层金属会导致耦合寄生电容的增加，抵
消部分降低的功耗。
4.2 版图级
4.2.1 布局布线
以前，布局布线技术大多只需要考虑面积和延时的因素，进入深亚微米工艺后，互连线的功耗逐渐成为整个电路功耗的主要部分，布局布线也就成为低功耗设计需要考虑的一个方面。布线时应考虑将开关频繁的路径设为高优先级，同时减小互连线的长度以降低整体功耗。
时钟树是数字电路中最大的负载网络，其功耗可达系统功耗的40%。时钟树生成时，可以在保证时序约束的条件下，对时钟树的结构、驱动方式进行选择，并通过缓冲器的插入和尺寸优化来减小功耗。另外，在对同步时钟容差分析的基础上，不再追求时钟偏移最小化，而是在保证电路时序的条件下减小功耗。
4.3 电路级
电路级低功耗设计主要针对跳变功耗，涉及电源电压、物理电容和开关频率等几个方面。
由于动态功耗和电源电压呈二次方关系，所以减少电源电压是降低跳变功耗最有效的方法，不过，降低电源电压会使得延迟增加、性能下降。作为折中，可以在阈值电压不变的情况下，采取多电源电压(Multi Supply Multi Voltage, MSMV)的方法。即在系统的关键时序路径上，采用较高的电源电压保证整个系统的性能，而在其它路径上，采用低的电源电压以减少功耗。不过，电平转换电路的增加是其主要的制约因素。
CMOS数字电路的物理电容大致有三种：栅电容、扩散电容和连线电容。降低这三种电容，则对应的节点的功耗也随之降低。栅电容和扩散电容主要是由所选的工艺的单元库决定的，而连线电容则受后端设计的布局布线的影响。
通过采用路径平衡技术来降低器件的开关频率可以减少功耗。路径平衡技术主要通过路径延迟等手段使某一器件的几个输入信号同时到达，避免不必要的器件翻转以减少毛刺的产生，从而有效的降低功耗。如图2所示，a、b是同时到达的两信号，期望信号X为一恒零的输出，由于图2(a)所示电路的不平衡，可能造成信号的毛刺，而图2(b)由于路径平衡可以减少这一毛刺，从而降低功耗。
4.4 门级
目前采用的门级低功耗优化方法主要有门尺寸优化和门级多阈值电压技术(Gate-level Multi Vthimplementation)。其中，门尺寸优化的基本思想是通过减小器件的尺寸来获得低功耗，但这样做通常会影响电路的性能。作为改进，可以将非关键路径的门缩小尺寸以减小面积和功耗。因此门尺寸优化问题可以转化为满足给定延迟约束条件下的功耗极小化问题。
门级多阈值电压技术主要用来降低漏电流功耗。随着芯片集成度的提高，电源电压不断降低，多阈值电压逻辑电路在低功耗设计中发挥着越来越重要的作用。它一方面降低了内部工作电压的逻辑摆幅，使功耗降低；另一方面有效地控制了漏电流的增加，克服了以往由于因工作电压减少、阈值电压降低而导致的漏
电流的增加。
4.5 寄存器传输(RTL)级
RTL级低功耗技术主要通过减少寄存器不希望的跳变(glitch--Spurious switch)来降低功耗。这种跳变虽然对电路的逻辑功能没有负面的影响，但会导致跳变因子A的增加，从而导致功耗的增加。减少glitch的方法主要是消除其产生的条件，如用时钟信号同步、结构重构以及时钟门控(Clock Gating)等。
在电路中插入由时钟信号控制的寄存器将待传递的信号同步，可以将寄存器前面的glitch阻隔在寄存器外，避免其层层传递累积。但此时需要权衡引入时钟树和寄存器增加的功耗和面积与得到的改善相比是否值得。
结构重构是利用在电路中插入缓冲器或冗余电路的方法来消除由于路径延迟不同而引起的glitch，消除glitch对输出的影响，而且不改变原电路实现的功能。不过，冗余电路本身会增加一定的功耗。
数字电路中，时钟的翻转必然会引起各时序单元的动作，使得相同的输入值在每个时钟周期都被重复加载进后面的寄存器中，使后面的寄存器、时钟网络和多选器产生不必要的功耗。插入门控电路可以将寄存器的时钟关闭，防止时钟触发寄存器，大幅度降低功耗。时钟门控技术可以说是当前最有效的低功耗技术，可以减少30% ~ 40%的功耗。时钟门控技术可以作用于局部电路或一个模块，也可以作用于整个电路。作用范围越大，功耗减少越显著，但是门控时钟的插入可以引起时钟脉冲相位差不平衡和额外的插入延迟。
4.6 体系结构级
典型的低功耗结构有两种：并行结构和流水线结构，如图3所示。这两种结构不仅常见于高速电路中用来提高电路吞吐量，在保持电路原有的吞吐量不变时，还可以用来作为降低功耗的手段。
并行结构就是把数据流中的一个功能模块“复制”为N(N>=2)个模块，由于有多个模块同时工作，提高了吞吐能力，保持吞吐量不变时，可将工作频率降为原来的1/N。一个门的延时和工作电压成线性反比关系，因此工作频率与工作电压是线性正比关系，从而工作电压也可以降为原来的1/N而性能不变。同时，电容增大为原来的N倍。由公式(2)可知，理论上功耗大约可降低为原来的1/N2。可见，并行结构可以在保持电路原有性能的基础上显的降低电路功耗。但是，并行结构增大了电路的面积、电容和延时等，设计时需要权衡各个因素的影响。
流水线结构本质上也是一种并行，它把指令划分为多个步骤，充分利用每个时钟周期，并行处理多条指令。若工作频率不变，对某个模块的速度要求仅为原来的1/N，则工作电压可以降低为原来的1/N，电容的变化不大(寄存器面积占的比例很小)，功耗可降低为原来的1/N2。但是流水线结构设计的复杂性高，在设计中插入的寄存器不但增大了面积，而且增加了时钟负载电容，导致额外的功耗浪费。
4.7 算法级低功耗设计方法
这一级的设计方法主要是对硬件资源的合理利用，以及针对所要实现的功能优化数据信号的编码风格。
在进行算法设计时，可以通过因式分解、提公因式等数学方法，找出复用率较高的子函数，将其单独实现成子电路供其他模块调用，以节约硬件资源，减少电路的物理电容。另外，降低开关活动因子是降低功耗的一个有效方法，尤其对结点电容大的信号线更是如此，比如总线。现在的大型芯片中总线的数据线和地址线一般都比较多、比较长，每条线都需要驱动大负载，通常占总功耗的15~20%，有的甚至达70%以上。我们可以采用合适的编码方式来降低开关活动频率，如格雷码。格雷码是通过对二进制数编码，实现连续的两个二进制数之间只有一位不同，这样总线在传输连续变化的数据时，在总线上只有一位发生变化，总线的翻转活动大大减小，从而降低功耗。其它常用的编码还有独热码和二进制补码等。
4.8 系统级
降低功耗在设计流程中进行的越早越好，这样可以有效地降低功耗预算，避免重新设计带来的成本浪费。系统级的低功耗技术主要有动态电源电压管理(DVS)，动态阈值调节(DTS)和休眠模式(SleepMode)下的节能问题等几个方面。
动态电源电压管理类似于前面提到的降低电源电压技术，所不同的在于它是根据工作负荷动态地调整电源电压，而不是硬性地划分模块电源电压，因此，具有很强的灵活性。动态阈值调节主要针对降低电路漏电流，和前者相似，也是根据实际工作速度来动态调节管子的阈值电压。不过要动态地改变阈值电压，需要自适应体偏置，这要用到三阱工艺。
在休眠模式下，为减少漏电流降低功耗，可以采用直接切断电路的电源和地的方法，即电源门控(Power Gating)的方法。具体实现可以在电路的电源和地之间增设开关，如图4所示
正常工作时，控制信号Sleep为高，开关闭合，电路接至电源和地；休眠时，Sleep信号变为低，开关断开，电路的电源和地被切断，有效地降低了功耗。不过由于断电会清除寄存器内容，故寄存器不能采用这种技术。
5 功耗优化
功耗优化是指在数字电路设计中不同的抽象级别——从软件和算法级别到版图级别——减小功耗的问题。传统的算法转移如流水线和并行处理课通过用更低的电源电压来降低功耗。在算法级或数值级，通过强度减小变换减小电容也可以降低功耗。在此低介绍一种新的降低功耗技术——路径平衡。
路径平衡。为了减小电路中毛刺的活动率，汇聚到每一个门的所有真正路径延迟一定要粗略的平衡，因为路径平衡可以在门的不同输入端产生接近同时开关，因此在门输出端消除可能的竞争。进而该方法可以减少电路的平均功耗。路径平衡可以在工艺映射之前或者映射之后实现。在工艺映射之前，可以通过分解和选择性的压平来实现。
压平实现的观点是通过压平一个节点的扇入数，导致那个节点输出的到达时间发生变化。逻辑分解可以最小化那些驱动高电容节点的输入节点之间的级别差。延迟插入过程是试图平衡电路中所有路径的延迟。在延迟插入中的一个关键问题是用最小数量的延迟元件来获得寄生开关活动率的最大降低。最后，改变引脚安排平衡路径延迟。这是可能的，CMOS门电路的延迟特性的变化是引起输出发生变化的输入引脚的函数。
功耗优化的方法和技巧多种多样，总的说来可以分为两种思路。一种是降低电源电压，由于功耗与电压的二次方成正比，因此这样做能够显著的降低功耗。但是当电源电压下降到接近MOSFET的闽值电压时，电路的工作速度下降得非常快，解决这个问题可以有两种方法。一种是从工艺角度出发，降低阈值电压f或是在结构级电路设计时，采用平行和流水线的结构。这种方法虽然直观，但实现却很复杂，它需制定一个新的电压标准，要考虑和现有电子系统的兼容性等诸多因素。
现在多采用另外一种功耗优化的思路，就是通过减小节点的电平转换次数和节点的负载电容之积，即减少节点的有效转换电容来达到减小功耗的目的。这种思路在实际运用中可以通过各种方法来实现，倒如，在行为级上选择合适的算法，在结构级上选择合适的结构和划分，在门级上选择合适的逻辑结构。下面将对其中的几种典型方法做介绍。
5．1 优化操作
对一个给定的功能，通过选择合适的算法以减少操作的次数，可以有效地降低节点电平转换次数。倒如，对于和常数相乘的操作，采用变换操作的方法．将乘法操作变换为加法操作和移位操作数。同时，尽量减少常数中1的个数，这样可以减少加法操作和移位操作的次数。公因式提取的方法也可以减少操作的次数，在这里，具有相同因式的那部分操作将被共享。
还可以利用数据之间的相关性，采用重新安排操作顺序的方法减少数据通道的电平转换次数。
5．2 优化控制
在从状态转换图STG向逻辑结构综合的过程中，常采用一些变换的手段优化出一个结构这里的变换包括重新安排控制信号，将一个大的STG分解成若干个小的STG ，减少STG中的状态数，及对STG状态的重新分配。例如，根据STG
中状态转移概率的描述，对于那些相互之间转移概率大的状态，编码时尽量减小它们之间的布尔距离。这样，就可以减少状态转移时状态线上的电平转换，从而减小有效转换电容。
5．3 优化编码
选择恰当的编码也是一种行之有效的方法。例如，对于数据通道，可以采用符号编码代替朴码．符号编码采用一位代表变量的符号、其余各位代表变量的大小。补码对于0到--l的变化是所有位都翻转．而符号编码只有符号位翻转；对于地址线的编码方法．可以采用格雷码等做地址编码。这里所要注意的一个同题是编译码电路的功耗不能超过这些方法节省的功
耗。
5．4 优化资源分配
寄存器、功能单元和互连线在变量和操作中的分配情况将影响这三类资源的有效转换电容．采用合适的方法独立的或同时的分配这些资源可以降低有效转换电容。
5．5 优化结构
前面从降低电压的角度出发，讨论了采用平行结构和流水线结构的方法来降低电路的延时。这里所要介绍的几种优化结构的方法都是针对降低有效转换电容的。由于电路存在延时，将使某些节点出现毛刺．从而使得这些节点增加了额外的电平转换．这就是所谓的毛刺功耗为了减少毛刺功耗，必须平衡各通路，树型结构的电路比链型结构的电路毛刺功耗小。但是．树型结构的电路所需寄存器的数目多，寄存器的功耗将增加。因此，在实际运用中．必须对双方权衡考虑，采用一种最优的结构，使总功耗最小。为了优化面积和节省资源，常采用的一种做法是复用某些模块．但这样会使有效转换电容增加。可采用对称结构．以面积为代价．达到优化功耗的目的。
5．6 优化逻辑
有效转换电容也可以在逻辑结构综合时采用多种方法进行优化。
6 结语
集成电路的设计是一个追求多设计目标(性能、面积和功耗等)的过程，功耗的优化不是孤立的，而是与其它设计目标相互约束并有机结合的，在设计中的各个层次上都有相应的体现。由当前IC技术的发展趋势可知，低功耗已经和面积与性能一样，成为IC设计的重要指标之一。但是功耗来源多样，影响因素众多，其优化技术自然也不一而足。所以我们应该结合实际设计问题，在不同的设计阶段综合运用多种优化手段进行低功耗设计，以得到功耗、面积与性能等多方面的优化效果。
同时，功耗的估计和优化方法的研究及低功耗设计工具的开发已经成为学术界和工业界的研究热点。由于高层次低功耗设计工具能最大限度地降低芯片功耗、提高设计效率，因此，尽管相关的研究起步较晚，但已成为最新的发展趋势，许多新的方法一经产生，就被迅速的转化为商用软件，如在结构级上提出的功耗宏模型方法已经运用于WattWatcher／Architect(Sentelnc．)商用软件。而且这种发展趋势还在进一步向更高层次延伸．一部分研究者已经开始关注指令级和系统级：533的功耗估计和优化。尽管如此，发展高层次工具还处于起步阶段，许多问题，如精度的要求，仍是有待我们解决的关键问题。
参考文献
[1] Keshab K.Parhi著，陈弘毅,白国强,吴行军等译.VLSI数字信号处理系统设计与实现.机械工业出版社.
[2] Jan M.Rabaey, Anantha Chandrakasan, Borivoje Nikolic 著,周润德等译《数字集成电路-电路、系统与设计(第二版)》,电子工业出版社.
[3] 张永新.门控时钟的低功耗设计技术[J].微电子学与计算机,2004 ,21 (1) :23-26.
[4] 钟涛,王豪才.CMOS集成电路的功耗优化和低功耗设计技术.微电子学2000,30(2):106-112.
[5] 高丹,刘海涛.CMOS数字电路低功耗的层次化设计微电子学与计算机.2008,25(1):100-107.
[6] 唐杉,徐强,王莉薇.数字IC设计——方法、技巧与实践.2006,(3):59-64.
[7] 郝冬艳,张明,郑伟低.功耗VLSI芯片的设计方法.微电子学与计算机.2007.24(6):137-142.
[8] 徐芝兰, 杨莲兴.CMOS集成电路低功耗设计方法.微电子学,2004,(34):223-226.
数字集成电路设计_笔记归纳..
第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。
数字集成电路物理设计阶段的低功耗技术
数字集成电路物理设计阶段的低功耗技术 张小花（200XXXXXXXX） 2011年六月 摘要:通过一个图像处理SoC的设计实例,着重讨论在物理设计阶段降低CMOS功耗的方法。该方法首先调整 PAD摆放位置、调整宏单元摆放位置、优化电源规划,得到一个低电压压降版图,间接降低CMOS功耗;接着,通过规划开关活动率文件与设置功耗优化指令,直接降低CMOS功耗。最终实验结果表明此方法使CMOS功耗降低了 10.92%。基于该设计流程的图像处理SoC已经通过ATE设备的测试,并且其功耗满足预期目标。 关键词: 集成电路; 物理设计; 电压降; 低功耗 Digital integrated circuit physical design phase of the low power technology luo jiang nan（2008102041） June, 2011 Abstract: through a image processing of SoC design examples, the paper discuss the physical design stage reduce power consumption method. CMOS This method firstly PAD put the position, adjusting adjustment macro unit put the position, optimizing power planning, get a low voltage pressure drop, reduce the power consumption of the CMOS indirect territory; Then, through the planning activities rate documents and set switch power optimization, reduce the power consumption of the CMOS setup instructions directly. Finally the experimental results show that the method that CMOS power consumption was reduced by 10.92%. Based on the design process of the image processing has been through the ATE the SoC test equipment, and its power consumption to meet expectations. Keywords: IC; physical design; voltage drop; low power consumption 1 引言 随着集成电路规模的扩大以及便携式和嵌入式应用需求的增长,低功耗数字集成电路设计技术日益受到重视,已成为集成电路设计的研究热点.通常低功耗设计技术包括三个方面:设计中的低功耗技术、封装的低功耗技术和运行管理的低功耗技术.其中设计中的低功耗技术包括前端设计阶段的 体系结构级低功耗技术、RTL级低功耗技术、门级低功耗技术和物理设计阶段的低功耗 技术.
集成电路的功耗优化和低功耗设计技术
集成电路的功耗优化和低功耗设计技术 摘要：现阶段各行业的发展离不开对能源的消耗，随着目前节能技术要求的不 断提升，降低功耗成为行业发展的重要工作之一。本文围绕集成电路的功耗优化 以及低功耗设计技术展开分析，针对现阶段常见的低功耗设计方式以及技术进行 探究，为集成电路功耗优化提供理论指导。 关键词：集成电路；功耗优化；低功耗 目前现代节能技术要求不断提升，针对设备的功耗控制成为当前发展的主要问题之一。 针对数字系统的功耗而言，决定了系统的使用性能能否得到提升。一般情况下，数字电路设 计方面，功耗的降低一直都是优先考虑的问题，并且通过对整个结构进行分段处理，同时进 行优化，最后总结出较为科学的设计方案，采用多种方式降低功耗，能够很大程度上提升设 备的使用性能。下面围绕数字电路的功耗优化以及低功耗设计展开分析。 一、设计与优化技术 集成电路的功耗优化和低功耗设计是相对系统的内容，一定要在设计的每个环节当中使 用科学且合理的技术手段，权衡并且综合考虑多方面的设计策略，才能够有效降低功耗并且 确保集成电路系统性能。因为集成电路系统的规模相对较大且具有一定的特殊性，想要完全 依靠人工或者手动的方式来达到这些目的并不现实且缺少可行性，一定要开发与之对应的电 路综合技术。 1 工艺级功耗优化 将工艺级功耗应用到设计当中，通常情况下采取以下两种方式进行功耗的降低： 首先，根据比例调整技术。进行低功耗设计过程中，为了能够实现功耗的有效降低会利 用工艺技术进行改善。在设计过程中，使用较为先进的工艺技术，能够让设备的电压消耗有 效缩减。现阶段电子技术水平不断提升，系统的集成度也随之提高，目前采用的零件的规格 也逐渐缩小，零件的电容也实现了良好的控制，进而能够很大程度上降低功耗。借助比例技术，除了能够将可见晶体管的比例进行调整，而且也能够缩小互连线的比例[1]。目前在晶体 管的比例缩小方面，能够依靠缩小零件的部分重要参数，进而在保持性能不被影响的情况下，通过较小的沟道长度，确保其他的参数不受影响的栅压缩方式，进而将零件的体积进行缩减，同时也缩短了延长的用时，使功耗能够有效降低。针对互连线缩小的方式主要将互连线的整 个结构进行调整，工作人员在进行尺寸缩减的过程中，会面临多方面的难题，比如系统噪音 无法控制，或者降低了电路使用的可靠性等等。 其次，采用封装技术进行降低。采用封装技术，能够让芯片与外部环境进行有效的隔离，进而避免了外部环境给电气设备造成一定的破坏与影响，在封装阶段，芯片的功耗会受到较 大的影响，因此需要使用更加有效的封装手段，才能够提升芯片的散热性，进而有效降低功 耗[2]。在多芯片的情况下，因为芯片与其他芯片之间的接口位置会产生大量的功耗，因此针 对多芯片采取封装技术，首先降低I/0接口的所有功能，接着解决电路延迟的问题，才能够 实现对集成电路的优化。 2 电路功耗优化 一般情况下，对电路级的功耗会选择动态的逻辑设计。在集成电路当中，往往会包含多 种电路逻辑结构，比如动态、静态等等，逻辑结构从本质上而言具有一定的差异性，这种差 异性也使得逻辑结构有着不同作用的功能。动态逻辑结构有着较为典型的特性[3]。静态的逻 辑结构当中所有的输入都会对接单独的MOS，因此逻辑结构功耗更大，动态的逻辑结构当中 电路通常具备N、M两个沟道，动态电路会利用时钟信号采取有效的控制，进而能够实现预
集成电路设计基础复习
1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案：
常用低功耗设计
随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加，而功耗增加又将导致芯片发热量的增大和可靠性的下降。因此，功耗已经成为深亚微米集成电路设计中的一个非常重要的考虑因素。为了使产品更具有竞争力，工业界对芯片设计的要求已从单纯的追求高性能、小面积，转换为对性能、面积、功耗的综合要求。微处理器作为数字系统的核心部件，其低功耗设计对降低整个系统的功耗具有非常重要的意义。 本文首先介绍了微处理器的功耗来源，重点介绍了常用的低功耗设计技术，并对今后低功耗微处理器设计的研究方向进行了展望。 1 微处理器的功耗来源 研究微处理器的低功耗设计技术，首先必须了解其功耗来源。高层次仿真得出的结论如图1所示。 从图1中可以看出，时钟单元(Clock)功耗最高，因为时钟单元有时钟发生器、时钟驱动、时钟树和钟控单元的时钟负载;数据通路(Datapath)是仅次于时钟单元的部分，其功耗主要来自运算单元、总线和寄存器堆。除了上述两部分，还有存储单元(Mem ory)，控制部分和输入/输出 (Control，I/O)。存储单元的功耗与容量相关。 如图2所示，C MOS电路功耗主要由3部分组成：电路电容充放电引起的动态功耗，结反偏时漏电流引起的功耗和短路电流引起的功耗。其中，动态功耗是最主要的，占了总功耗的90%以上，表达式如下： 式中：f为时钟频率，C1为节点电容，α为节点的翻转概率，Vdd为工作电压。
2 常用的低功耗设计技术 低功耗设计足一个复杂的综合性课题。就流程而言，包括功耗建模、评估以及优化等;就设计抽象层次而言，包括自系统级至版图级的所有抽象层次。同时，功耗优化与系统速度和面积等指标的优化密切相关，需要折中考虑。下面讨论常用的低功耗设计技术。 2.1 动态电压调节 由式(1)可知，动态功耗与工作电压的平方成正比，功耗将随着工作电压的降低以二次方的速度降低，因此降低工作电压是降低功耗的有力措施。但是，仅仅降低工作电压会导致传播延迟加大，执行时间变长。然而，系统负载是随时间变化的，因此并不需要微处理器所有时刻都保持高性能。动态电压调节DVS (Dynarnic Voltage Scaling)技术降低功耗的主要思路是根据芯片工作状态改变功耗管理模式，从而在保证性能的基础上降低功耗。在不同模式下，工作电压可以进行调整。为了精确地控制DVS，需要采用电压调度模块来实时改变工作电压，电压调度模块通过分析当前和过去状态下系统工作情况的不同来预测电路的工作负荷。 2.2 门控时钟和可变频率时钟 如图1所示，在微处理器中，很大一部分功耗来自时钟。时钟是惟一在所有时间都充放电的信号，而且很多情况下引起不必要的门的翻转，因此降低时钟的开关活动性将对降低整个系统的功耗产牛很大的影响。门控时钟包括门控逻辑模块时钟和门控寄存器时钟。门控逻辑模块时钟对时钟网络进行划分，如果在当前的时钟周期内，系统没有用到某些逻辑模块，则暂时切断这些模块的时钟信号，从而明显地降低开关功耗。图3为采用“与”门实现的时钟控制电路。门控寄存器时钟的原理是当寄存器保持数据时，关闭寄存器时钟，以降低功耗。然而，门控时钟易引起毛刺，必须对信号的时序加以严格限制，并对其进行仔细的时序验证。 另一种常用的时钟技术就是可变频率时钟。根据系统性能要求，配置适当的时钟频率，避免不必要的功耗。门控时钟实际上是可变频率时钟的一种极限情况(即只有零和最高频率两种值)，因此，可变频率时钟比门控时钟技术更加有效，但需要系统内嵌时钟产生模块PLL，增加了设计复杂度。去年Intel公司推出的采用先进动态功耗控制技术的Montecito处理器，就利用了变频时钟系统。该芯片内嵌一个高精度数字电流表，利用封装上的微小电压降计算总电流;通过内嵌的一个32位微处理器来调整主频，达到64级动态功耗调整的目的，大大降低了功耗。
用集成电路设计数字模拟电路芯片
设计目的： 1.掌握CMOS反相器和两级CMOS运算放大器的电路图基本原理。 2.熟练掌握并运用tanner作图软件。 3. 基本能根据仿真图对电路进行基本分析 一．CMOS反相器 1.工作原理 1）.基本电路结构 2）.开启电压|UTP|=UTN，且小于VDD。当uI= UIL=0V时，VTN截止，VTP导通， uO = UOH≈VDD当uI =UIH = VDD ，VTN导 通，VTP截止，uO =UOL≈0V 3.）工作特点 VTP和VTN总是一管导通而另一管截止，流过 VTP和VTN的静态电流极小（纳安数量级），因而 CMOS反相器的静态功耗极小。这是CMOS电路最 突出的优点之一。 2.用Tanner仿真 1）cmos反相器电路图
2）反相器 瞬时分析 生成t-spice文件如下： 进行仿真： 仿真状态窗口：
仿真结果报告文件：
3）反 相器 瞬时 分析 在 W-Ed it中 观看 仿真 结果 4）反相 器直流 分析在 W-Edit 中观看 仿真结 果 3.用Tanner画CMOS反相器版图
二．两级CMOS运算放大器设计 设计原理分析： 单级有源负载差动放大器的增益一般可达几十到几百倍左右。但作为运算放大器，这个增益是不够的，因此还需要多级级联。下面我们来分析两级CMOS运算放大器。 两级CMOS运算放大器的基本电路图如下：
V 9 V 3U r I D3 I D1 V 1 V 4U i I D4I D2V 2 V 5 U DD ?à??213￥C c A U o I SS V 8 V 7 V 6 U SS 图一 电路图 下面我们根据题设指标，tanner 下进行仿真，并进行分析： 已知: K N=μn C ox=25 μA /V2， K P=μpCox=12.5 μA /V2， Cc=5 pF ，功耗Pm ≤10 mW ，U DD=9 V ， λN=0.01 Ｖ-1,λP=0.015 V-2,U TH=1V 。 要求：Aud>5000，单位增益带宽GB=3MHz ，压摆率SR=2V/us 。 1. 根据总功率Pm=10mW ，Udd=9V ，可求出允许总电流I=Pm/Udd=1100uA 2. 根据压摆率SR=2V/us,算出第一级偏置电流Iss. SR=Io1(max)/Cc ，Io1=Id4-Id2=Id1-Id2,Id1最大值为Iss,Id2最小值为0，故Io1(max)=Iss 。Iss=SR*Cc=10uA 。 区Iss=100uA,Id1q=Id2=50uA.
数字集成电路知识点整理
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息
低功耗电路设计
便携式产品低功耗电路设计的综合考虑 集成电路和计算机系统的发展对低功耗的要求越来越高 分析了功耗产生的主要原因以及与成本的关系 如今为了适应这一变化 低功率逻辑电路的标准被定义为每一级门电路功耗小于1.3uW/MHz最终用户认为 对于总体系统设计来说这是电子工业发展的必然趋势更轻和功能更强大的最终产品 从功率观点看设计任务将变得更加艰巨 就是单个或一组充电电池能维持设备连续几天的工作 另外绿色所有政府部门采购的台式电脑必须符合功耗要求 ＶＬＳＩ技术公司移动产品部销售经理Barta指出深绿色 这些机器将挂起所有操作直到被相关激励信号唤醒后才进入正常运行模式 ARPA?y?ú??μí1|?êμ?×óáìóò×÷é?è??D?? ê1D?ò?′úμ?×ó?μí3μ?1|o?????μíóú??óD?μí3μ?1|o? ?÷?tμ??′1üàíμè?÷??áìóò?Dμ??è????ê? òò?a?aá???áìóòé??°′óá?μ??ìo?D?o?′|àí 随着每隔几年电路密度的成倍增大难度越来越大 LSI逻辑公司ASIC市场部副总裁Koc说２００ｋ门数的芯片 这么大的功率已经远远超过了封装的散热能力 因为高温工作会给集成电路带来可靠性和功能性问题 与温度有关的这些故障模型包括工作器件故障以及电流密度 低功率应用 在电池供电模式下由于受便携式电脑的实际尺寸和重量限制也限制了电池的大小和重量
低功率系统的另一个例子是蜂窝电话模拟电路 电池在充电一次后接收模式下工作一整天 一般来说而现在系统设计都将功耗作为其中的一项重要性能指标 同时也带来功耗问题但利用适当的功率控制方法或创新性设计可以获得多种解决方案 首先则速度越慢 会减小电容充放电的电流或负载驱动电流较低的电压将导致较低的输出功率或较低的信号幅度 产生功耗的原因 整体的功耗取决于诸多因素封装密度产品性能和供电电压往往速度越高功耗越大 它通常由负载器件和寄生元件产生 在电阻性负载电路如模拟电路中更是如此 电路中的导线(金属导线)和层间寄生电阻会产生静态阻抗功耗 有源器件的正常工作模式可用一条转移曲线和某些I-V特性来描述 适用于全部有源器件对无源和有源器件来说 在CMOS电路中I-V转移曲线是一个瞬态函数 从一个状态转移到另一个状态不消耗功率转移曲线并不是理想的方形理论上看 具有零内阻的开关器件会在电源与地之间形成直接短路的现象 最大的功耗来自于内部和外部电容的充放电 据此 峰值电流I=C(V/T)T是上升或下降沿时间因此峰值电流通常都比较大此时C 是指输出端的负载电容F则是开关频率 所需要的电源电压也越高由此产生的影响涉及到电源总线母板布线另外 因此可能会影响到系统的总体封装
数字ic设计实验报告
数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件
b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。
图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。
集成电路低功耗设计方法研究【文献综述】
毕业设计文献综述 电子信息科学与技术 集成电路低功耗设计方法研究 摘要:随着IC制造工艺达到纳米级，功耗问题已经与面积、速度一样受到人们关注，并成为制约集成电路发展的关键因素之一。同时，由于电路特征尺寸的缩小，之前相比于电路动态功耗可以忽略的静态漏功耗正不断接近前者，给电路低功耗设计提出了新课题，即低漏功耗设计。本文将分析纳米工艺下芯片功耗的组成和对低漏功耗进行研究的重要性，然后介绍目前主要的低功耗设计方法。此外，由于ASIC技术是目前集成电路发展的趋势和技术主流，而标准单元是ASIC设计快速发展的重要支撑，本文在最后提出了标准单元包低漏功耗设计方法，结合电路级的功耗优化技术，从而拓宽ASIC功耗优化空间。 关键字：低功耗，标准单元，ASIC设计 前言： 自1958年德克萨斯仪器公司制造出第一块集成电路以来，集成电路产业一直以惊人的速度发展着，到目前为止，集成电路基本遵循着摩尔定律发展，即集成度几乎每18个月翻一番。 随着制造工艺的发展，IC设计已经进入了纳米级时代：目前国际上能够投入大规模量产的最先进工艺为40nm，国内的工艺水平正将进入65nm；2009年，Intel酷睿i系列创纪录采用了领先的32nm 工艺，并且下一代22nm工艺正在研发中。但伴随电路特征尺寸的减小，电路功耗数值正呈指数上升，集成电路的发展遭遇了功耗瓶颈。功耗问题已经同面积和速度一样受到人们重视，成为衡量IC设计成功与否的重要指标之一。若在设计时不考虑功耗而功利地追求集成度的提高，则可能会使电路某些部分因功耗过大引起温度过高而导致系统工作不稳定或失效。如Intel的1.5GHz Pentium Ⅳ处理器，拥有的晶体管数量高达4200万只，功率接近95瓦，整机生产商不得不为其配上了特大号风扇来维持其正常工作。功耗的增大不仅将导致器件的可靠性降低、芯片的稳定性下降，同时也给芯片的散热和封装带来问题。因此，功耗已经成为阻碍集成电路进一步发展的难题之一，低功耗设计也已成为集成电路的关键设计技术之一。 一、电路功耗的组成 CMOS电路中有两种主要的功耗来源，动态功耗和静态功耗。其中，动态功耗包括负载电容的充放电功耗(交流开关功耗)和短路电流引起的功耗；静态功耗主要是由漏电流引起的功耗，如图1所示。
数字集成电路设计实验报告
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
数字集成电路低功耗物理实现技术与UPF
数字集成电路低功耗物理实现技术与UPF 孙轶群sun.yiqun@https://www.wendangku.net/doc/964619972.html, 国民技术股份有限公司 Nationz Technologies Inc 摘要 本文从CMOS电路功耗原理入手，针对不同工艺尺寸下数字集成电路的低功耗物理实现方法进行描述，并着重描述了Synopsys UPF（Unified Power Format）对低功耗设计的描述方法。UPF是Synopsys公司提出的一种对芯片中电源域设计进行约束的文件格式。通过与UPF 格式匹配的Liberty文件，UPF约束文件可以被整套Galaxy物理实现平台的任何一个环节直接使用，并将设计者的电源设计约束传递给设计工具，由工具完成设计的实现工作，从而实现整套数字集成电路低功耗物理实现的流程。 1.0 概述 本文从数字集成电路低功耗设计原理下手，对设计中低功耗的实现技术进行描述，包括完成低功耗设计需要的库资料以及常用EDA工具对低功耗技术实现的方法。 2.0 CMOS电路的低功耗设计原理 CMOS电路功耗主要分3种，静态功耗主要与工艺以及电路结构相关，短路电流功耗主要与驱动电压、p-MOS和n-MOS同时打开时产生的最大电流、翻转频率以及上升、下降时间有关，开关电流功耗主要与负载电容、驱动电压、翻转频率有关。做低功耗设计，就必须从这些影响功耗的因素下手。 3.0 低功耗设计手段及Library需求 低功耗的设计手段较为复杂，但对于不同的设计，或者不同的工艺，实现的方法却各不相同。 3.1 0.18um及以上工艺 0.18um及以上工艺，在低功耗设计手段上较为有限，主要原因在于，静态功耗很小，基本不用关心。 动态功耗方面，主要的功耗来自于Switching Power，即与负载电容、电压以及工作中的信号翻转频率相关。 减小负载电容，就必须在设计上下功夫，减少电路规模。减少信号翻转频率，除了降低时钟频率外，只有在设计上考虑，能不翻转的信号就不翻转。至于电压，由于0.18um及以上工艺的阈值电压有一定的限制，因此，供电电压降低，势必影响工作频率。 一般说来，在0.18um工艺下设计电路，主要有以下几种对低功耗设计的考虑。 3.1.1 静态功耗可以忽略 根据现有项目经验可知，利用0.18um工艺Standard Cell设计出来的某芯片，数字逻辑加上Ram和Rom约40万门的电路，在完全静止的状态下，功耗约200uA左右（实测数据为400uA 左右，包括了50uA Flash，30uA的PHY，113uA的VR，其他模拟部分漏电不大，因此这里估算为200uA）。这样的功耗，我们是可以接受的。如果非要减少静态功耗，则可以参照90nm工艺的设计思路，专门设计高阈值电压的MOSFET，或者专门设计切断电源所需的元件，但由此带来设计的复杂性，对0.18um工艺的影响还是很大的。如果设计规模没有那么大，且可以满足应用，往往还是可以忽略这个结果的。 3.1.2 时钟门控减小不必要的动态功耗 在寄存器的电路设计中，时钟输入端都会有一个反向器负载，就算输入端不发生变化，时钟的变化也会造成该反向器的变化，由此产生动态功耗。因此在如果该寄存器输入在某种条件下等于输出（即输出保持）时，可以将时钟门控住，以减少无效的时钟翻转。 时钟门控的实现原理如下图所示：
集成电路设计基础 课后答案
班级：通信二班姓名：赵庆超学号：20071201297 7，版图设计中整体布局有哪些注意事项？ 答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。 2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。 3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。 4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。 8，版图设计中元件布局布线方面有哪些注意事项？ 答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。高速电路，电荷的分配效应会引起很多问题。 2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。 3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过
较大电流的那部分电源线和地线。因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。 4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。、 5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。
数字集成电路设计与分析
问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管 阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： 1.CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流，当减少VT时，V GS =0时的亚阈值电流是增加还是减少？ 3.什么是速度饱和效应 4.CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 5.如何减少门的传输延迟？ P203 6.CMOS电路中有哪些类型的功耗？ 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L:
IC设计基础笔试集锦
IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目）
数字集成电路物理设计阶段的低功耗技术
28卷 第4期2011年4月 微电子学与计算机 MICROELECTRONICS &COM PU TER V ol.28 N o.4A pr il 2011 收稿日期:2010-06-10;修回日期:2010-08-28基金项目:国家自然科学基金项目(60736010) 数字集成电路物理设计阶段的低功耗技术 桑红石,张 志,袁雅婧,陈 鹏 (华中科技大学图像识别与人工智能研究所多谱信息处理技术国家级重点实验室,湖北武汉430074)摘 要:通过一个图像处理So C 的设计实例,着重讨论在物理设计阶段降低CM O S 功耗的方法.该方法首先调整PA D 摆放位置、调整宏单元摆放位置、优化电源规划,得到一个低电压压降版图,间接降低CM OS 功耗;接着,通过规划开关活动率文件与设置功耗优化指令,直接降低CM OS 功耗.最终实验结果表明此方法使CM O S 功耗降低了10.92%.基于该设计流程的图像处理SoC 已经通过A T E 设备的测试,并且其功耗满足预期目标.关键词:集成电路;物理设计;电压降;低功耗 中图分类号:T N492 文献标识码:A 文章编号:1000-7180(2011)04-0073-03 A Method of Reducing the CMOS Power During the Physical Design Stage of Digital Integrated Circuit SANG Hong -shi,ZH ANG Zhi,YU AN Ya -jing,CHEN Peng (Institute for Patter n R eco gnition &A rt ificial Intelligence,H U ST N atio nal K ey L abo rato ry o f Science& T echnolog y on mult-i spectra l infor matio n pro cessing ,Wuhan 430074,China) Abstract:T he method t o reduce the CM OS pow er during the physical desig n stag e is disucssed in this pa per ,util-i zing t he SoC instance o f an image pr ocessing desig n.F irstly,the placement locations of the P A D and macro cells wer e adjusted and the po wer planning w as o pt imized.As a result,an intermediate la yout w ith low er vo ltag e dr op is gained,which reduces the CM OS po wer indir ect ly.Seco ndly ,the file of swit ching activity ratio planned and the po wer optimization inst ruct ions set ar e applied o n the inter mediat e layout,and the CM O S pow er is directly reduced.Finally,simulation results sho w that the method has sav ed t he po wer 10.92%.T he So C instance chip entity has passed the test on the AT E and the po wer meets the desig n expection. Key words:int eg rat ed cir cuit;phy sical design;I R dr op;low power consumptio n 1 引言 随着集成电路规模的扩大以及便携式和嵌入式应用需求的增长,低功耗数字集成电路设计技术日益受到重视,已成为集成电路设计的研究热点.通常低功耗设计技术包括三个方面:设计中的低功耗技术、封装的低功耗技术和运行管理的低功耗技术.其中设计中的低功耗技术包括前端设计阶段的体系结构级低功耗技术、RT L 级低功耗技术、门级低功耗技术和物理设计阶段的低功耗技术. 本文提出了物理设计阶段两种降低CM OS 功 耗的方法.首先,调整PAD 摆放位置、调整宏单元摆放位置、优化电源规划,得到一个低电压压降版图,器件在低电压压降区域消耗功耗较少,间接降低CM OS 功耗;其次,规划开关活动率文件与设置功耗优化指令实现器件的替换、缓冲器的插入、管脚交换、逻辑重组直接降低CM OS 功耗.其中,开关活动率文件定义了高翻转率信号,可以使工具通过减少线电容和门尺寸进行动态功耗优化.对比实验中各种情况的电压压降结果和功耗分析结果,发现在物理设计阶段调整PAD 摆放位置[1]、调整宏单元摆放位置、优化电源规划可以在一定程度上减少电压压