“存储+逻辑”3D集成电路的硅通孔可测试性设计

“存储+逻辑”3D集成电路的硅通孔可测试性设计

作者：叶靖， 郭瑞峰， 胡瑜， 郑武东， 黄宇， 赖李洋， 李晓维， Ye Jing， Guo Ruifeng， Hu Yu，Cheng Wu-Tung， Huang Yu， Lai Liyang， Li Xiaowei

作者单位：叶靖,Ye Jing(中国科学院计算技术研究所计算机体系结构国家重点实验室 北京 100190;中国科学院大学北京100049)， 郭瑞峰,Guo Ruifeng(Synopsys Inc., Hillsboro, OR 97124 USA)， 胡瑜,郑武东,李晓维

,Hu Yu,Cheng Wu-Tung,Li Xiaowei(中国科学院计算技术研究所计算机体系结构国家重点实验室 北京

100190)， 黄宇,赖李洋,Huang Yu,Lai Liyang(Mentor Graphics Cooperation, Wilsonville, OR 97070

USA)

刊名：

计算机辅助设计与图形学学报

英文刊名：Journal of Computer-Aided Design & Computer Graphics

年，卷(期)：2014,26(1)

参考文献(23条)

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5.Lewis D L;Lee H S A scanisland based design enabling prebond testability in die-stacked microprocessors 2007

6.Zhao X;Lewis D L;Lee H H S Pre-bond testable low-power clock tree design for 3D stacked ICs 2009

7.Kim T Y;Kim T Clock tree synthesis with pre-bond testability for 3D stacked IC designs 2010

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10.王伟;韩银和;胡瑜SoC测试中低成本、低功耗的芯核包装方法 2006(9)

11.王杰;张磊;李华伟时序敏感的3D IC绑定优化方法 2010(11)

12.欧阳一鸣;刘蓓;梁华国一种三维SoCs绑定前的测试时间优化方法 2011(2)

13.王伟;李欣;陈田基于扫描链平衡的3D SoC测试优化方法 2012(7)

14.章涛;袁小龙;喻文健基于两重快速傅里叶变换的三维芯片热仿真 2012(8)

15.Koyanagi M;Fukushima T;Tanaka T High-density through silicon vias for 3-D LSIs 2009(1)

16.Loi I;Benini L An efficient distributed memory interface for many-core platform with 3D stacked DRAM 2010

17.Cassidy C;Kraft J;Carniello S Through silicon via reliability 2012(2)

18.吴向东三维集成封装中的TSV互连工艺研究进展 2012(9)

19.Liu C C;Ganusov I;Burtscher M Bridging the processor-memory performance gap with 3D IC technology 2005(6)

20.Kang U;Chung H J;Heo S8Gb 3D DDR3 DRAM using through-silicon-via technology 2009

21.Jiang L;Liu Y X;Duan L Modeling TSV open defects in 3D-stacked DRAM 2010

22.余乐;杨海钢;谢元禄三维集成电路中硅通孔缺陷建模及自测试/修复方法研究 2012(9)

23.侯立刚;李春桥;白澍防串扰的3D芯片TSV自动布局 2013(4)

本文链接：https://www.wendangku.net/doc/9812011578.html,/Periodical_jsjfzsjytxxxb201401020.aspx