EDA实践报告

东北石油大学EDA技术实践课程设计

2015年7月31日

EDA技术实践课程设计任务书

课程EDA技术实践课程设计

题目数字频率计设计

专业电气工程及其自动化姓名学号

主要内容：

频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。其最基本的工作原理为：当被测信号在特定时间段T内的周期个数为N时，则被测信号的频率f=N/T。用中小规模数字集成电路和半导体显示器件实现以下技术指标：频率测量范围：10～9999Hz

输入电压幅度：300mV～3V

输入信号波形：任意周期信号

显示位数：4位

电源：220V50Hz

主要参考资料：

[1]尹常永.《EDA技术与数字系统设计》[M].西安电子科技大学出版社，2004.8

[2]潘松、王国栋.《VHDL应用教程》[M].电子科技大学出版社，2000.

[3] 阎石.《数字电子技术基础》第四版[M].高等教育出版社出版社，2006.

[4]刘爱荣.《EDA技术与CPLD/FPGA开发应用简明教程》[M].清华大学出版社，2007.

[5]甘历.《VHDL应用于开发实践》[M].科学出版社，2003.

完成期限2015.7.27——2015.7.31

指导教师

专业负责人

2015年7 月27日

目录

1 介绍 (1)

2 技术性能指标 (2)

3 频率计的设计原理 (2)

3.1 频率计测量频率的设计原理 (2)

3.2 频率计测量周期的原理 (2)

4 频率计的模块设计 (3)

4.1 四位十进制计数器模块 (3)

4.2 控制模块设计 (7)

4.3 锁存器模块 (8)

5 频率计测量频率的电路图和仿真波形 (9)

6 总结 (11)

参考文献 (12)

1介绍

数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波、方波、三角波、尖脉冲信号和其他具有周期特性的信号的频率，而且还可以测量它们的周期。经过改装，可以测量脉冲宽度，做成数字式脉宽测量仪；可以测量电容做成数字式电容测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计价器等。因此数字频率计在测量物理量方面应用广泛。本设计用VHDL在CPLD器件上实现数字频率计测频系统，能够用十进制数码显示被测信号的频率，能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。

所谓频率，就是周期性信号在单位时间（1s）里变化的次数。

本频率计设计测量频率的基本原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来。

根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块、控制模块、计数模块、译码模块和量程自动切换模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。

本频率计设计还可以测量周期性信号，其基本原理与测量频率的基本原理基本一样，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把被测信号一个周期内标准基准信号的脉冲计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来，显示管的读数就是被测信号以标准信号的周期为单位乘积的周期。

2 技术性能指标

(1)测量方波周期性信号的频率；

(2)接用十进制数字显示测得的频率；

(3)测量范围：10Hz～9999Hz切量程能自动切换；

(4)信号幅度范围为-1~+1V，要求一起自动适应；

(5)时间：T≤1.5s；

(6）用CPLD/FPGA可编程逻辑器件实现。

3 频率计的设计原理

3.1 频率计测量频率的设计原理

频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后的脉冲在单位时间内重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数的门闸信号、计数器的清零信号和锁存器的锁存信号使电路正常工作。

3.2 频率计测量周期的原理

频率计测量周期需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对基准信号在被测信号一个周期内重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数的使能信号、计数器的清零信号和锁存器的锁存信号使电路正常工作，再设计一个量程自动转换电路使测量范围更广。

数字频率计原理图如下：

图3.2 数字频率计组成原理框图

4 频率计的模块设计

4.1 四位十进制计数器模块

（1）首先创建频率计的文档，接下来的步骤都将在此文件下进行，示意图如下：

图4.1.1 新建仿真文档示意图

（2）4位十进制计数器模块包含4个级联十进制计数器，用来对施加到时钟脉冲输入端的待测信号产生的脉冲进行计数，十进制计数器具有集束使能、清零控制和进位扩展输出的功能。使能信号和清零信号由闸门控制模块的控制信号发生器所产生来对4个级联十进制计数器周期性的计数进行控制。然后新建一个文件如下

图4.1.2 新建文件原理图

然后设计十进制计数器，代码如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity count10 is

port(clr,clk,en:in std_logic;

q: buffer std_logic_vector(3 downto 0);

c10:out std_logic);

end;

architecture one of count10 is

begin

process (clk,clr)

begin

if clr='1' then q<="0000";

elsif clk'event and clk='1' then

if en='1' then

if (q<9) then q<=q+1;

else q<="0000";

end if;

end if;

end if;

end process;

process(q)

begin

if q="1001" then c10<='1';

else c10<='0';

end if;

end process;

end;

将其打入上述文件中，结果如下：

图4.1.3 十进制程序源代码图

编译后显示成功，证明没有出现错误。

（3）在源程序中c10是计数器进位输出；Q[3..0]是计数器的状态输出；CLK 是始终输入端；clr是复位控制输入端，当clr=1时，Q[3..0]=0；EN是使能控制输入端，当EN=1时，计数器计数，当EN=0时，计数器保持状态不变。编译成功后进行仿真，于是需要建立一个仿真波形的文件，示意图如下：

其仿真波形如下：

图4.1.5 仿真波形图

在项目编译仿真成功后，将设计的十进制计数器电路设置成可调用的元件jishu10.sym，用于以下的顶层设计；

四位十进制计数器的顶层设计：

新建一个原理图编辑窗，从当前的工程目录中凋出4个十进制计数器元件jishu10.sym，并按如图所示的4位十进制计数器的顶层原理图完成电路连接。

完成4位十进制计数器的原理图编辑以后，即可进行仿真测试和波形分析，其仿真输出波形如图所示，当RST=0、EN=1是其计数值在0到9999之间循环变化，COUT为计数进位输出信号，作为后面的量程自动切换模块的输入脉冲。

因此仿真结果正确无误，可将以上设计的4位十进制计数器设置成可调用的

元件jishu10_4.sym，以备高层设计中使用，其元件符号图如下图所示。

图4.1.6元件jishu10_4.sym

4.2 控制模块设计

（1）闸门信号的设计

频率计电路工作时先要产生一个计数允许信号（即闸门信号），闸门信号的宽度为单位时间，如1s。在闸门信号有效时间内，对被测信号计数，即为信号的频率。该频率计电路的精度取决于闸门信号T。

本设计中选取的基准信号频率为1Hz，为了得到1s高电平的周期性闸门信号，本设计采用对频率为1kHz基准信号进行2分频，对分频出的信号进行取非变换，这样得到的门闸信号高电平为1秒，编译成功后生成元件图如下：

图4.2.1 分频信号模块

将其电路图进行仿真，其仿真波形如下：

图4.2.2 分频信号仿真波形图

对照其仿真波形，其输出门闸信号高电平为1s，符合设计，将其电路生成如下元件图，以便顶层调用。

（2）控制信号发生器模块

该模块主要根据输入高电平的1s闸门信号，产生计数允许信号EN，该信号的高电平的持续时间即计数允许时间，与输入的门闸控制时钟脉冲周期相同；产生清零信号RST，在计数使能前对计数器先清零；产生存储信号LOAD，在计数结束后，利用上升沿把最新的频率测量值保存在显示寄存器中。

4.3 锁存器模块

寄存器是在计数结束后，利用触发器的上升沿把最新的频率测量值保存起来，这样在计数过程中可不必一直看着数码管显示器，显示器将最终的频率读数定期进行更新，其输出将作为动态扫描电路的输入。4位寄存器的VHDL源程序如下在源程序中LOAD 是锁存信号，上升沿触发；din[3..0]是寄存器输入；dout[3..0]是寄存器输出。编译仿真后生成元件图如下图，以便顶层模块的调用

图4.3.1 寄存器

仿真波形图如下：

图4.3.2 寄存器仿真波形图

5 频率计测量频率的电路图和仿真波形

图5.1 频率计测量频率的电路图仿真波形如下：

图5.2频率计测量频率波形图

图5.3 频率计测量频率波形图

仿真结果中可看出频率计设计满足要求。

6总结

本课程设计就数字频率计设计系统进行原理图设计，使用Quartus软件进行了仿真，验证了设计的合理性和可行性。具体内容包括：

1、设计了数字频率计系统的主电路和控制电路，包括待测信号计数电路、测频控制信号发生电路，锁存与译码显示驱动电路；

2、根据设计任务指标计算了各部分系统参数，并进行了相应元件选取，锁存器，4位十进制计数器等；

3、利用Quartus软件进行了仿真，仿真结果表明：设计的数字频率计能够实现要求；

参考文献

[1]尹常永.《EDA技术与数字系统设计》[M].西安电子科技大学出版社，2004.8

[2]潘松、王国栋.《VHDL应用教程》[M].电子科技大学出版社，2000.

[3] 阎石.《数字电子技术基础》第四版[M].高等教育出版社出版社，2006.

[4]刘爱荣.《EDA技术与CPLD/FPGA开发应用简明教程》[M].清华大学出版社，2007.

[5]甘历.《VHDL应用于开发实践》[M].科学出版社，2003.

东北石油大学课程设计成绩评价表

指导教师：年月日

西安电子科技大学EDA实验报告

EDA大作业及实验报告

实验一：QUARTUS Ⅱ软件使用及组合电路设计仿真 实验目的： 学习QUARTUS Ⅱ软件的使用，掌握软件工程的建立，VHDL源文件的设计和波形仿真等基本内容； 实验内容： 1.四选一多路选择器的设计 首先利用QuartusⅡ完成4选1多路选择器的文本编辑输入(mux41a.vhd)和仿真测试等步骤，给出仿真波形。 步骤： （1）建立工作库文件夹和编辑设计文件； （2）创建工程； （3）编译前设置； （4）全程编译； （5）时序仿真； （6）应用RTL电路图观测器（可选择） 实验程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT( S10:IN STD_LOGIC_VECTOR(1 DOWNTO 0); A,B,C,D:IN STD_LOGIC; Q:OUT STD_LOGIC ); END ENTITY mux41; ARCHITECTURE bhv OF mux41 IS BEGIN PROCESS(A,B,C,D,S10) BEGIN IF S10="00" THEN Q<=A; ELSIF S10="01" THEN Q<=B; ELSIF S10="10" THEN Q<=C; ELSE Q<=D; END IF; END PROCESS; END bhv; 波形仿真如图：

其中，分别设置A,B,C,D四个输入都为10.0ns的方波，其占空比分别为25%，50%，75%，90%以作为四种输入的区分，使能端s10以此输入00(即[0])，01(即[1])，10(即[2])，11(即[3])，可以观察到输出端Q依次输出分别为A,B,C,D。试验成功。 其RTL电路图为： 2.七段译码器程序设计仿真 2．1 原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如实验图1数码管的7个段，高位在左，低位在右。例如当LED7S输出为"0010010" 时，数码管的7个段：g、f、e、d、c、b、a分别接0、0、1、0、0、1、0，实验中的数码管为共阳极的，接有低电平的段发亮，于是数码管显示“5”。 实验图1 数码管及其电路 2．2 实验内容：参考后面的七段译码器程序，在QUARTUS II上对以下程序进行编辑、编译、综

EDA实验报告

EDA 实验报告 实验一：组合电路的设计 实验内容是对2选1多路选择器VHDL 设计，它的程序如下： ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ; Mux21a 仿真波形图 以上便是2选1多路选择器的VHDL 完整描述，即可以看成一个元件mux21a 。mux21a 实体是描述对应的逻辑图或者器件图，图中a 和b 分别是两个数据输入端的端口名，s 为通道选择控制信号输入端的端口名，y 为输出端的端口名。Mux21a 结构体可以看成是元件的内部电路图。最后是对仿真得出的mux21a 仿真波形图。 Mux21a 实体 Mux21a 结构体

实验二：时序电路的设计 实验内容D 触发器的VHDL 语言描述，它的程序如下： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q <= D ; END IF; END PROCESS ; END bhv; D 触发器的仿真波形图 最简单并最具代表性的时序电路是D 触发器，它是现代可编程ASIC 设计中最基本的时序元件和底层元件。D 触发器的描述包含了VHDL 对时序电路的最基本和典型的表达方式，同时也包含了VHDL 中许多最具特色的语言现象。D 触发器元件如上图所示，其在max+plus2的仿真得出上面的波形 D 触发器

基于VHDL语言的EDA实验报告(附源码)

EDA 实验报告 ——多功能电子钟 姓名:张红义 班级：10级电科五班 学号：1008101143 指导老师：贾树恒

电子钟包括：主控模块，计时模块，闹钟模块，辅控模块，显示模块，蜂鸣器模块，分频器模块。 1．主控模块： 主要功能：控制整个系统，输出现在的状态，以及按键信息。 源代码: libraryieee; use ieee.std_logic_1164.all; useieee.std_logic_arith.all; useieee.std_logic_unsigned.all; entity mc is port(functionswitch,k,set,lightkey: in std_logic; chose21,setout: out std_logic; lightswitch:bufferstd_logic; modeout,kmodeout : out std_logic_vector(1 downto 0); setcs,setcm,setch,setas,setam,setah:outstd_logic); end mc; architecture work of mc is signalmode,kmode:std_logic_vector(1 downto 0); signal light,chose21buf:std_logic; signalsetcount:std_logic_vector(5 downto 0); begin process(functionswitch,k,set,lightkey) begin iffunctionswitch'event and functionswitch='1' then mode<=mode+'1'; end if; iflightkey'event and lightkey='1' then lightswitch<=not lightswitch; end if; if mode="01" thenchose21buf<='0'; else chose21buf<='1'; end if; ifk'event and k='1' then if mode="01" or mode="11" then kmode<=kmode+'1'; end if;end if; if set='1' then if mode = "01" then ifkmode="01" then setcount<="000001"; elsifkmode="10" thensetcount<="000010"; elsifkmode="11" then setcount<="000100";

EDA交通灯实验报告

实验：交通灯设计 一、设计任务及要求： 设计任务：模拟十字路口交通信号灯的工作过程，利用实验板上的两组红、黄、绿LED作为交通信号灯，设计一个交通信号灯控制器。要求： （1）交通灯从绿变红时，有4秒黄灯亮的间隔时间； （2）交通灯红变绿是直接进行的，没有间隔时间； （3）主干道上的绿灯时间为40秒，支干道的绿灯时间为20秒； （4）在任意时间，显示每个状态到该状态结束所需的时间。 主干道 图1 路口交通管理示意图 设计要求： （1）采用VHDL语言编写程序，并在QuartusII工具平台中进行仿真，下载到EDA实验箱进行验证。 （2）编写设计报告，要求包括方案选择、程序清单、调试过程及测试结果。 二、设计原理 1、设计目的： 学习DEA开发软件和QuartusII的使用方法，熟悉可编程逻辑器件的使用。通过制作来了解交通灯控制系统，交通灯控制系统主要是实现城市十字交叉路口红绿灯的控制 2、设计说明

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郑州航院EDA实验报告模板

《EDA技术及应用》 实验报告 系部：电子通信工程系 指导教师：张松炜 学号：121307214 ____ 姓名：李俊杰_______

2014___年_6___月__19_日 实验一点亮LED设计 一、实验目的 通过此试验可以让大家逐步了解，熟悉和掌握FPGA开发软件Quartus II的使用方法及VerilogHDL的编程方法。 二、实验内容 本实验是一个简单的点亮LED灯的实验，具体包括： 1)使用Quartus II建立一个工程； 2)Quartus II工程设计； 3)设置编译选项并编译硬件系统； 4)下载硬件设计到目标FPGA; 5)观察LED的状态； 三、实验原理 和单片机一样，向片子里写进数据，输出高电平（对于共阴极的），或者输出低电平（对于共阳极）。根据Cyclone片子已经分配好的针脚设置好针脚。 四、实验步骤 建立-----个工程-----输入程序-----软件编译 ------生成下载文件-----下载—调试。

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EDA实训报告范文

EDA实训报告范文 一实习目的 1.了解proptel软件基本功能及实际操作方法 2.培养实际电路图绘制和动手操作综合能力 3.能够动手绘制原理电路图并对PCB板合理布局 二实习任务 1．绘制给定电路原理图 2．生成原理图的元件列表 3．建立网络表文件和ERC电气检测 4．自动装载生成原理图的单面板（或双面板）PCB图 5．生成电路板信息报表 三protel99SE软件部分信息 略 四实习操作步骤 4.1.建立一个数据库文件 第一步：打开protel99se后,选择file菜单下的new菜单 第二步：选择新建的项目存放方式为DDB以及文件存放目录第三步：新建好DDB文件后,我们就可里边的Documents目录下第五步：可以新建SCH文件了,也就是电路图设计项目 第六步：新建后SCH项目后,在默认的一个protel99se元件库中,可以选择元件 放到电路图中了

第七步：我们也可以选择增加自己的元件库 4.2使用protel99se原理图绘制 第一步：将元件放进SCH原理图中，并且设计元件的属性 第二步：设计元件的属性，包括封装,名称，元件属性等 第三步：在protel99se中设计中，放入网络标号.在同一原理中，所有相同的网 络标号，在图纸中，表示同一网络结点 第四步：设点电源地 第五步：在protel99se中，放好元件，设计是电源和接地后，就可以画线了 4.3如何新建PCB文件以及载入封装图. 第一步：在Documents目录下，新建一个PCB文件，PCB文件即是我们存放PCB电路的文件 第二步：在导航栏中，选择Libraries这一项，这可以让我们在导航栏中，显示当前可以放的封装库，以供选择 第三步：浏览封库以及增加protel99se封装库 第四步：选择封装库并且增加到当前PCB文件中: 第五步：增加好封装库后，我们就要以选择和使用些元件了 第六步：在protel99se绘制PCB图是，有一个单位的选择，可以使用公制以及英制 4.4如何将SCH转为PCB文件

EDA实验总结报告

CPLD与电子CAD报告 班号： XXXXXXXXX 序号： XXXXX 学号： XXXXXXX 姓名： XXXXXXX 同组同学姓名： XXXXXXX 三峡大学电气与新能源学院 1

CPLD及电子CAD ?前言 VDHL初步理解和软件常规操作 ?第一章 VHDL中的进程、信号与变量 ?第二章并行语句、顺序语句 ?第三章循环语句、双向口 ?第四章数字钟综合设计 ?第五章Protel原理图、PCB图 ?总结学习CPLD心得和体会 前言 VDHL初步理解和软件常规操作 一，VHDL的历史 1982年，诞生于美国国防部赞助的vhsic项目 1987年底，vhdl被IEEE和美国国防部确认为标准硬件描述语言，即IEEE-1076（简称87版） 1993年，IEEE对VHDL进行了修订，公布了新版本的VHDL，即IEEE标准的1076-1993（1164）版本 1996年，IEEE-1076.3成为VHDL综合标准 二，VHDL软件Max+plusⅡ的常规操纵方法 1）新建文件后，输入项目文件名(File-Project-Name)（此时save as名称如果是程序则需要用vhd结尾保存文件） 2）输入源文件(图形、VHDL、波形输入方式) (Max+plusⅡ-graphic Editor；Max+plusⅡ-Text Editor；Max+plusⅡ-Waveform Editor) 3）指定CPLD型号，选择器件(Assign-Device)（应选择EP1K 30TC144-1）4）设置管脚、下载方式和逻辑综合的方式 (Assign-Global Project Device Option,Assign-Global Logic Synthesis) 5）保存并检查源文件(File-project-Save & Check) 6）指定管脚(Max+plusⅡ-Floorplan Editor)（具体的管脚应该参考 2

EDA实训报告总结

实训心得 短暂的一周实训已经过去了，对于我来说这一周的实训赋予了我太多实用的东西了，不仅让我更深层次的对课本的理论知识深入了理解，而且还让我对分析事物的逻辑思维能力得到了锻炼，提高了实际动手能力，下面谈一下就这一周实训中我自己的一些心得体会。一周的实训已经过去了，我们在老师提供的实践平台上通过自己的实践学到了很多课本上学不到的宝贵东西，熟悉了对quartus ⅱ软件的一般项目的操作和学到了处理简单问题的基本方法，更重要的是掌握了vhdl语言的基本设计思路和方法，我想这些会对我今后的学习起到很大的助推作用。此外，还要在今后的课本理论知识学习过程中要一步一个脚印的扎实学习，灵活的掌握和运用专业理论知识这样才能在以后出去工作的实践 过程中有所成果。 最后还要感谢学校为我们提供这样专业的实践平台还有瓮老师 在一周实训以来的不断指导和同学的热情帮助。总的来说，这次实训我收获很大。 同时，感谢大专两年来所有的老师，是你们为我解惑受业，不仅教授我专业知识，更教会我做人的道理。 这次eda实训让我感觉收获颇多，在这一周的实训中我们不仅巩固了以前学过的知识，而且还学到了怎样运用ｅｄａ设计三种波形的整个过程和思路，更加强了我们动手能力，同时也提高了我

们的思考能力的锻炼，我们在写程序的同时还要学会要改程序，根据错误的地方去修改程序。 本文基于verilog hdl的乒乓球游戏机设计，利用verilog hdl 语言编写程序实现其波形数据功能在分析了cpld技术的基础上，利用cpld开发工具对电路进行了设计和仿真，从分离器件到系 统的分布，每一步都经过严格的波形仿真，以确保功能正常。 从整体上看来，实训课题的内容实现的功能都能实现，但也存在着不足和需要进一步改进的地方， 为我今后的学习和工作奠下了坚实的基础。通过此次的实训课题，掌握了制作乒乓球游戏机技术的原理及设计要领，学习并掌握了可编程逻辑电路的设计，掌握了软件、cpld元件的应用，受益 匪浅，非常感谢瓮老师这一学期来的指导与教诲，感谢老师在 学习上给予的指导，老师平常的工作也很忙，但是在我们学习的过程中，重来没有耽搁过，我 们遇到问题问他，他重来都是很有耐心，不管问的学生有多少，他都细心的为每个学生讲解，学生们遇到的不能解决的，他都配合同学极力解决。最后祝愿瓮老师身体健康，全家幸福。 通过这次课程设计，我进一步熟悉了verilog hdl语言的结构，语言规则和语言类型。对编程软件的界面及操作有了更好的熟悉。在编程过程中，我们虽然碰到了很多困难和问题,到最后还是靠

EDA实习报告

Added Component: Designator=C1(RAD-0.3) Added Component: Designator=C2(RAD-0.3) Added Component: Designator=D1(DIP2) Added Component: Designator=DS?(DSO-F2/D6.1) Added Component: Designator=DS?(LED-1) Added Component: Designator=L1(INDC1005-0402) Added Component: Designator=P1(HDR1X3) Added Component: Designator=Q1(BCY-W3/B.8) Added Component: Designator=Q2(BCY-W3/B.8) Added Component: Designator=R1(AXIAL-0.3) Added Component: Designator=R2(AXIAL-0.3) Added Component: Designator=ui(DIP8) Added Pin To Net: NetName=GND Pin=C1-1 Added Pin To Net: NetName=GND Pin=C2-1 Added Pin To Net: NetName=GND Pin=R1-1 Added Pin To Net: NetName=GND Pin=R2-1 Added Pin To Net: NetName=GND Pin=ui-3 Added Net: Name=GND Added Pin To Net: NetName=NetC1_2 Pin=C1-2 Added Pin To Net: NetName=NetC1_2 Pin=L1-1 Added Pin To Net: NetName=NetC1_2 Pin=P1-3 Added Net: Name=NetC1_2 Added Pin To Net: NetName=NetC2_2 Pin=C2-2 Added Pin To Net: NetName=NetC2_2 Pin=D1-2

eda实验报告

一位全加器 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity adder is port(a,b,cin:in std_logic; co,so:out std_logic); end adder; architecture Behavioral of adder is signal temp1,temp2:std_logic; begin temp1<= a xor b; temp2<= temp1 and cin; so<= temp1 xor cin; co<= temp2 OR (a AND b); end Behavioral; 四位全加器 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity counter10 is

EDA技术基础实验报告

EDA技术基础实验报告 学院：信息科学与技术学院 班级： 姓名： 学号：

实验一 MAX—plusII及开发系统使用 一、实验目的 1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路 2、掌握层次化设计的方法 3、熟悉DXT-BⅢ型EDA试验开发系统的使用 二、主要实验设备 PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。 三、实验原理 数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。 因为本实验是在计算机平台上进行，因此实验方式，实验手段和实验仪器与传统的实验有很大的区别，主要体现在以下几个方面： 1、实验器材集中化，所有实验基本上在一套实验设备上进行。 传统的实验每作完一个实验，实验器材基本上都要变动（个别除外）。而做本实验时，只要在计算机上把不同的程序输进去，其它步骤所有实验都一致； 2、实验耗材极小（基本上没有耗材）； 3、在计算机上进行，自动化程度高，人机交互性好，修改、验证实验简单； 4、下载后，实验结果清晰； 5、实验仪器损耗少，维护简单； 下面，就本套实验设备做一个简单的介绍。 1、Max+PlusII软件的安装步骤： 第一步：系统要求 奔3CPU以上，128M内存以上，4G 以上硬盘，98 操作系统（98或Me操作系统才可以下载，其他操作系统下载必须安装驱动，否则只能仿真，如果只是进行仿真的话，对系统没要求） 第二步：安装 点击安装可执行文件进行安装，安装完毕后会弹出一对话框，点击是或否都可以。 第三步：将安装文件夹中的License 文件夹打开，里面有一个License.bat 注册文件，

EDA技术及应用实训报告

桂林电子科技大学信息科技学院《EDA技术及应用》实训报告 学号1252100301 姓名 指导教师：覃琴 2014年4 月29 日

实训题目：数字日历电路 1 系统设计 1.1 设计要求 1.1.1 设计任务 （1）用Verilog HDL语言设计出能够在EDA实训仪的I/O设备和PLD芯片实现的数字日历。 （2）数字日历能够显示年、月、日、时、分和秒。 （3）用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒，即在一定时间段内显示年、月、日（如20140101），然后在另一时间段内显示时、分、秒（如010101099），两个时间段能自动倒换。 （4）数字日历具有复位和校准年、月、日、时、分、秒的按钮，但校年和校时同用一个按钮，即在显示年、月、日时用此按钮校年，在显示时、分、秒时则用此按钮校时。 （5）体现创新部分 1.1.2 性能指标要求 1）数字电路能够在一定的时间内显示切换的功能，并且能手动校准年月日和时分秒 2）具有复位和进位的功能 3）能起到提示的作用，如闹钟或亮彩灯等。 1.2 设计思路及设计框图 1.2.1设计思路 如图1.2.2所示 1） EDA实训箱上的功能有限，可以用到的有8支数码管和12个lED灯。年、月、日和时、分、秒可以通过数码管显示，年月日和时分秒的切换可以通过拨动开关控制，校正可以通过按键实现。 2）输入的秒脉冲由DEA实训仪上的20MHZ晶振经过分频得到，秒脉冲经过60分频后产生1分钟脉冲信号，在经过60分频后产生1小时的脉冲信号，最后进行24分频，得到1天的脉冲送24进制的 cout输出。在将两个60分频和一个24分频的输出送到送到数码管的译码器输入端，得到24小时的计时显示结果。由此得到数字日历的计时器模块。

EDA实验报告三(3-8译码器的设计)

实验三：3-8译码器的设计 一、实验目的 1、学习Quartus II 7.2软件设计平台。 2、了解EDA的设计过程。 3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。 4、学习和掌握3-8译码器的工作和设计原理。 5、初步掌握该实验的软件仿真过程。 二、实验仪器 PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。 三、实验步骤 1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示 在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。 2、新建设计文本文件，在file中选择new，出现如下对话框：

选择VHDL File 点击OK。 3、文本输入，在文本中输入如下程序代码：library ieee; use ieee.std_logic_1164.all; entity variable_decoder is port(A:in STD_LOGIC; B:in STD_LOGIC; C:in STD_LOGIC; Y:out STD_LOGIC_VECTOR(7 downto 0)); end variable_decoder; architecture rtl of variable_decoder is begin process(A,B,C) variable COMB:std_logic_vector(2 downto 0); begin COMB:=C&B&A; case COMB is when "000"=>Y<="11111110"; when "001"=>Y<="11111101"; when "010"=>Y<="11111011"; when "011"=>Y<="11110111"; when "100"=>Y<="11101111"; when "101"=>Y<="11011111";

EDA实验报告

实验报告 课程名称_verilog数字系统设计 __ 学生学院信息工程学院 专业班级13级应用电子专业4班 学号3113002512 姓名陈文威 指导教师罗思杰 2015年11月9 日

实验一简单组合逻辑电路的设计 一、实验要求 1、用verilog HDL语言描写出简单的一位数据比较器及其测试程序 2、用测试程序对比较器进行波形仿真测试；画出仿真波形 3、总结实验步骤和实验结果 二、实验原理与内容 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0,。在verilog HDL中，描述组合逻辑时常用assign结构。注意equal=（a==b）？1:0，这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------------compare--------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; endmodule 测试模块用于检测模块设计的正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns module comparetest; reg a,b; wire equal; initial begin a=0; b=0; #100 a=0;b=1; #100 a=1;b=1; #100 a=1;b=0; #100 $stop; end

EDA实验报告

EDA实验报告姓名小红帽

实验一单级放大电路的设计与仿真 一．实验目的 1.掌握放大电路静态工作点的调整和测试方法 2.掌握放大电路的动态参数的测试方法 3.观察静态工作点的选择对输出波形及电压放大倍数的影响 二．实验内容 1.设计一个分压偏置的单管电压放大电路，要求信号源频率5kHz(峰值10mV) ，负载电阻5.1k Ω，电压增益大于50。 2.调节电路静态工作点(调节电位计)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。 3.调节电路静态工作点(调节电位计)，使电路输出信号不失真，并且幅度最大。在此状态下测试： ①电路静态工作点值； ②三极管的输入、输出特性曲线和 、r be、r ee值； ③电路的输入电阻、输出电阻和电压增益； ④电路的频率响应曲线和f L、f H值。 三．实验电路图 四．实验过程 1.饱和失真和截止失真 a.饱和失真

调节滑动变阻器，并不断观察输出端示波器上的波形，在滑动变阻器划片位于0%的位置时可以观察到饱和失真的波形，如下图所示： 对应的静态工作点为： Uce=0.65V,Ube=0.15V b.截止失真 调节滑动变阻器，并不断观察输出端示波器上的波形，在滑动变阻器划片位于100%的

位置时可以观察到截止失真的波形，如下图所示： 如图所示的是电路出现截止失真时的输出波形，可以看出波形的正半周明显比负半周要扁平且幅度要小，可以认为波形出现了截止失真。由于此次试验的信号源的峰值较低，所以并没有预期的明显，经试验，只要加大峰值就可以获得非常明显的失真波形。 对应的静态工作点为： Uce=7.58V,Ube=0.62mV

EDA实验报告

实验一:QUARTUS II 软件使用及 组合电路设计仿真 实验目的: 学习QUARTUS II 软件的使用,掌握软件工程的建立,VHDL源文件的设计与波形仿真等基本内容。 实验内容: 1.四选一多路选择器的设计 基本功能及原理: 选择器常用于信号的切换,四选一选择器常用于信号的切换,四选一选择器可以用于4路信号的切换。四选一选择器有四个输入端a,b,c,d,两个信号选择端s(0)与s(1)及一个信号输出端y。当s输入不同的选择信号时,就可以使a,b,c,d中某一个相应的输入信号与输出y端接通。 逻辑符号如下: 程序设计:

软件编译: 在编辑器中输入并保存了以上四选一选择器的VHDL源程序后就可以对它进行编译了,编译的最终目的就是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。 仿真分析: 仿真结果如下图所示 分析: 由仿真图可以得到以下结论:

当s=0(00)时y=a;当s=1(01)时y=b;当 s=2(10)时y=c;当s=3(11)时y=d。符合我们最开始设想的功能设计,这说明源程序正确。 2.七段译码器程序设计 基本功能及原理: 七段译码器就是用来显示数字的,7段数码就是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理与运算都就是2进制的,所以输出表达都就是16进制的,为了满足16进制数的译码显示,最方便的方法就就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。输出信号的7位分别接到数码管的7个段,本实验中用的数码管为共阳极的,接有低电平的段发亮。 数码管的图形如下 七段译码器的逻辑符号: 程序设计:

EDA实验报告(DOC)

西华大学实验报告（理工类） 开课学院及实验室： 电气与电子信息信息学院 实验时间 ： 年 月 日 一、实验目的 1．熟习Quartus II 软件的使用； 2. 掌握用原理图输入法和硬件描述语言（Verilog HDL ）两种方法来设计逻辑电路； 3. 对设计电路作硬件验证； 二、实验原理 1.用原理图输入法来设计一个半加器电路 参照图1-1(P57)来完成一个半加器电路的设计，其中a 、b 为一位的加数与被加数信号，he 、jw 分别为和与进位信号。存盘仿真后，观察仿真波形，并用硬件验证电路的功能。 图1-1 半加器电路原理图 2. Quartus II 软件目前版本已达到10.0以上，但对于初学者来说采用6.0或7.1版本最为适合。6.0与7.1版本相比更稳定，因此本实验采用Quartus II 6.0，而7.1版本界面与6.0非常相似，学会6.0版本的使用也就学会了7.1版本的使用。 3. Quartus II 软件设计电路流程： （1）新建一个工程： 每设计一个电路就必须新建一个工程!所有的设计文件都装在工程目录中，并由软件管理。 （2）设计输入：

告诉软件你要设计的电路是什么。 A．原理图设计方法-----用原理图编辑器画出电路图。 B．本文输入-----用文本编辑器采用硬件语言描述电路(电路主流设计方式)。 （3）编译 将设计电路的功能与PLD芯片结合，并提取出仿真所需的时序参数。 （4）仿真 软件验证电路功能是否实现。 （5）编程、配置与硬件测试 用下载电缆完成器件的编程与配置，做硬件测试。 原理图输入法设计半加器电路与描述语言设计3-8译码器区别在于流程的第二步设计输入。 三、实验设备、仪器及材料 电脑、EDA软件（Quartus II）、实验箱、下载电缆、连接导线。 四、实验步骤（按照实际操作过程） （一）用原理图输入法完成半加器的设计步骤： 1.新建一个工程：(必须完成这一步骤) (1)进入Windows 操作系统，双击Quartus II图标，启动软件。 (2)单击File \ New Project Wizard菜单，出现对话框点击next。在界面中相应位置中输入文件名路径与 设计工程的名字，最后点击finish，完成设计工程建立。 (3)在点击Assignment \ Device菜单，出现如下对话框，点击选择器件（本设计选用EPF10K10）。 2.在原理图设计输入 (1)点击菜单File \ New，选择Block Diagram/Schematic File，点OK，启动原理图编辑器。 (2)画出半加器原理图 a. 在原理图空白处双击，会出现元件选择对话框，在name处输入元件名，点OK完成元件放置。依次 放置1个两输入端与门（and2）、1个异或门（xor）2个输入端口（input）、1个输出端口（output）在原理图上； b. 添加连线到器件的管脚上把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右 键拖动，即可画出连线, 参照图1-1连好相应元件的输入、输出脚。 c. 更改信号名 双点输入、输出管脚，在对话框中改信号名 d.保存原理图 单击保存按钮，以默认名保存。 3．编译 (1)点击菜单栏上红色箭头所指的工具图标，完成编译。 (2)锁定管脚再编译 点击Assignment \ Pins菜单。从图中可以看到信号a, b, he, jw，这些信号在硬件测试之前，必须与管脚锁定。以锁定a信号管脚为例，双击a信号对应Location一栏，出现IO管脚选择列，选择PIN_16。 信号a就被锁在了芯片第16管脚上了。按一样的方法将b，he，jw锁在空闲的IO口上。信号锁定到管

EDA实训报告.doc

设计报告 课程名称在系统编程技术任课教师查长军 设计题目电子钟 班级11通信1班 姓名郭丽丽 学号1105021006 日期2014-6-25

目录 一、题目分析 (1) 1、总体方框图： (1) 2、设计指标： (1) 3、功能要求： (1) 二、选择方案 (1) 三、细化框图 (2) 四、编写应用程序并仿真 (2) 1、秒计数器 (2) 2、分钟计数器 (3) 3、时钟计数器 (4) 4、整点报时模块 (4) 五、全系统联调，画出整机电路，波形图等 (5) 1、数字时钟系统总原理图 (5) 2、数字时钟系统波形图仿真 (5) 六、硬件测试及说明。 (5) 1、各部分引脚图 (6) 七、结论 (6) 1、实验调试结果分析 (6) 八、课程总结 (6) 九、参考文献目录 (7) 十、附录（源程序） (7) 1、小时计数器VHDL语言源程序（底层文件） (7) 2、分钟计数器VHDL语言源程序（底层文件） (8) 3、秒钟计数器VHDL语言源程序（底层文件） (9) 4、整点报时报警模块VHDL语言源程序（底层文件） (10)

一、题目分析 2、设计指标： （1）时间以 24 小时为一个周期； （2）显示时、分、秒； （3）有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； （4）计时过程具有报时功能，当时间到达整点进行蜂鸣报时并延时2秒。 3、功能要求： 1．时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分 60 进制计数，即从 0 到 59 循环计数，对时 24 进制计数，即从 0 到 23 循环计数。 2.时间设置：手动调节分钟（setfen）、小时（setshi），高定平时有效，可以对分、时进行进位调节，低电平时正常计数。这样可以对所设计的时钟的时间任意调。 3.清零功能：reset 为复位端，低电平时实现清零功能，高电平时正常计数。这样可以对所设计的时钟的时间进行清零处理。 4.整点报时功能：当分由 59 进位时，会在整点报时输出端输出高电平，此信号可以通过 LED 点亮检验。 二、选择方案 要求：根据总体方框图及各部分分配的技术指标（或功能）找出可实现的不同方案。从

EDA实践报告

东北石油大学EDA技术实践课程设计 2015年7月31日

EDA技术实践课程设计任务书 课程EDA技术实践课程设计 题目数字频率计设计 专业电气工程及其自动化姓名学号 主要内容： 频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。其最基本的工作原理为：当被测信号在特定时间段T内的周期个数为N时，则被测信号的频率f=N/T。用中小规模数字集成电路和半导体显示器件实现以下技术指标：频率测量范围：10～9999Hz 输入电压幅度：300mV～3V 输入信号波形：任意周期信号 显示位数：4位 电源：220V50Hz 主要参考资料： [1]尹常永.《EDA技术与数字系统设计》[M].西安电子科技大学出版社，2004.8 [2]潘松、王国栋.《VHDL应用教程》[M].电子科技大学出版社，2000. [3] 阎石.《数字电子技术基础》第四版[M].高等教育出版社出版社，2006. [4]刘爱荣.《EDA技术与CPLD/FPGA开发应用简明教程》[M].清华大学出版社，2007. [5]甘历.《VHDL应用于开发实践》[M].科学出版社，2003. 完成期限2015.7.27——2015.7.31 指导教师 专业负责人 2015年7 月27日

目录 1 介绍 (1) 2 技术性能指标 (2) 3 频率计的设计原理 (2) 3.1 频率计测量频率的设计原理 (2) 3.2 频率计测量周期的原理 (2) 4 频率计的模块设计 (3) 4.1 四位十进制计数器模块 (3) 4.2 控制模块设计 (7) 4.3 锁存器模块 (8) 5 频率计测量频率的电路图和仿真波形 (9) 6 总结 (11) 参考文献 (12)

eda实验报告

EDA技术与VHDL 实验报告 电气工程系 电子信息工程

实验一：1位全加器设计 实验目的： 1.学习QuartusII9.1集成开发环境的使用方法以及如何建立工程和文件； 2.用原理图输入设计法和VHDL 文本输入设计法设计1位全加器； 3.通过电路仿真和硬件验证，进一步了解1位全加器的功能 实验内容： 用原理图输入设计法和VHDL 文本输入设计法分别设计1位全加器，并下载到CH4实验箱上运行。 实验原理：1位全加器可以由两个半加器和一个或门连接而成，因而可根据半加器的电路（如 图3-1所示）或真值表写出或门和半加器的VHDL 描述。然后根据图3-2写出全加器的顶层描述。 I113co a so b 1 0101 0110001 100co so b a not xnor2 and2 图3-1 半加器h_adder 电路图及其真值表 I113 ain cout cout ain bin sum cin bin sum cin f_adder or2a f e d u3u2u1b a c co so B co so B h_adder A h_adder A 图3-2 全加器f_adder 电路图及其实体模块 实验步骤： 1．打开实验箱电源； 2．输入移位寄存器VHDL 程序； 3．点击 图标，进行分析和综合； 4. 建立波形文件，进行功能仿真； 5．按接线图配置FPGA 引脚； 6．点击图 标,进行编译； 7．下载****.sof 配置文件到EP3C16Q240C8中； 1 半加器的vhdl 描述有两种，我用的是下面这种，布尔函数描述法: （1）布尔函数描述方法的VHDL 源程序如下： LIBRARY IEEE; --半加器描述(1)：布尔方程描述方法 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC);