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STM32F101xx 和 STM32F103xx 低功率模式

AN2629

Application note

STM32F101xx, STM32F102xx and STM32F103xx

low-power modes

Introduction

This application note is intended for system designers who require a software and hardware

implementation overview of the low-power modes of the STM32F101xx, STM32F102xx and

STM32F103xx products. It describes how to use the STM32F10xxx product family and

details the clock systems, register settings and low-power management in order to optimize

the use of STM32F10xxx in applications where low power is key.

This application note should be read in conjunction with the datasheet of the relevant

STM32F10xxx product and the STM32F10xxx reference manual. For information on

programming, erasing and protection of the internal Flash memory please refer to the

STM32F10xxx Flash programming manual.

The STM32F10xxx datasheets, the reference and Flash programming manuals are all

available from the STMicroelectronics website https://www.wendangku.net/doc/9514257888.html,.

For information on the Cortex?-M3 core please refer to the Cortex?-M3 Technical

Reference Manual, available from the https://www.wendangku.net/doc/9514257888.html, website at the following address:

https://www.wendangku.net/doc/9514257888.html,/help/index.jsp?topic=/com.arm.doc.ddi0337e/.

The first four sections of this application note introduce the part of the STM32F10xxx

devices that is used for low-power configuration. The next sections demonstrate the low-

power feature in an applicative way. Each section refers to software delivered with this

document, which give a practical view of power optimization.

April 2009Doc ID 13922 Rev 21/43

https://www.wendangku.net/doc/9514257888.html,

Contents AN2629

Contents

1Power supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

1.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

1.1.1Independent A/D converter supply and reference voltage . . . . . . . . . . . . 7

1.1.2Battery backup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

1.1.3Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

1.2Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

1.2.1Slowing down system clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

1.2.2Peripheral clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

1.2.3Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

1.2.4Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

1.2.5Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

1.2.6Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

1.2.7Auto-wakeup (AWU) from low-power mode . . . . . . . . . . . . . . . . . . . . . . 13 2Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

3Real-time clock (RTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

3.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

3.2Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

3.3Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

3.3.1Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

3.3.2Resetting RTC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.3.3Reading RTC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.3.4Configuring RTC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.3.5RTC flag assertion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

4Backup registers (BKP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

4.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

4.2Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

4.3Tamper detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

4.4RTC calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

5Power and wakeup time measurement . . . . . . . . . . . . . . . . . . . . . . . . . 22

5.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 2/43 Doc ID 13922 Rev 2

AN2629Contents

5.2Power measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

5.2.1Context . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

5.2.2Detailed description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

5.2.3Measurement results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

5.3Wakeup time measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

5.3.1Context . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

5.3.2Detailed description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

5.3.3Measurement results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

5.3.4Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

6Optimizing power consumption in your application . . . . . . . . . . . . . . 30

6.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

6.2Using the advance clock configuration of the STM32F10xxx . . . . . . . . . . 30

6.2.1Context . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

6.2.2Detailed description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

6.3Typical measurement results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

6.4Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

7Using the Stop and Standby mode in battery-operated applications 35

7.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

7.2Using Wait For Event & Stop Wait For Event . . . . . . . . . . . . . . . . . . . . . . 35

7.2.1Context . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

7.2.2Detailed description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

7.3Using the Standby mode in an applicative way . . . . . . . . . . . . . . . . . . . . 37

7.3.1Context . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

7.3.2Detailed description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

7.4Typical measurement results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

7.5Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

8Using the Backup domain in very low-power applications . . . . . . . . . 40

8.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

8.2Using the Backup domain in an applicative way . . . . . . . . . . . . . . . . . . . 40

8.2.1Context . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

8.2.2Detailed description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

8.3Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

Doc ID 13922 Rev 23/43

Contents AN2629 9Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

4/43 Doc ID 13922 Rev 2

AN2629List of tables List of tables

Table 1.Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 Table 2.Sleep-now. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 Table 3.Sleep-on-exit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 Table 4.Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 Table 5.Standby mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 Table 6.Power measurement results in Sleep mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 Table 7.Power measurement for Stop and Standby modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 Table 8.Wakeup time measurement results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29 Table 9.Example measurements. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33 Table 10.Example measurements. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38 Table 11.Document revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Doc ID 13922 Rev 25/43

List of figures AN2629 List of figures

Figure 1.Power supply overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 Figure 2.Clock tree . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 Figure 3.RTC simplified block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Figure 4.RTC second and alarm waveform example with PR=0003, ALARM=00004 . . . . . . . . . . . 19 Figure 5.RTC Overflow waveform example with PR=0003. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 Figure 6.HyperTerminal time adjustment interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31 Figure 7.WFE & STOP WFE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 Figure 8.Standby. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37 Figure 9.HyperTerminal display of time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40 6/43 Doc ID 13922 Rev 2

AN2629Power supply

Doc ID 13922 Rev 27/43

1 Power supply

1.1 I

ntroduction

The device requires a 2.0 V to 3.6V operating voltage supply (V DD ). An embedded regulator

is used to supply the internal 1.8V digital power.

The real-time clock (RTC) and backup registers can be powered from the V BAT voltage when the main V DD supply is powered off.Figure 1.

Power supply overview

1.1.1 Independent A/D converter supply and reference voltage

To improve conversion accuracy, the ADC has an independent power supply that can be filtered separately, and shielded from noise on the PCB.

●The ADC voltage supply input is available on a separate V DDA pin ●

An isolated supply ground connection is provided on the V SSA pin

When available (depending on package), V REF– must be tied to V SSA .

On 100-pin packages

To ensure a better accuracy on low-voltage inputs, the user can connect a separate external reference voltage ADC input on V REF+. The voltage on V REF+ may range from 2.0 V to V DDA .

A/D converter V DDA

V DD

V SSA

(3.3 V)

V REF+

V BAT

V SS I/O Ring (V DD )

(V DD )(from 2 V up to V DDA )BKP registers

T emp. sensor Reset block Standby circuitry PLL

(Wakeup logic,IWDG)

RTC

Voltage Regulator

Core Memories digital peripherals

Low voltage detector

V REF-V DDA domain V DD domain

1.8 V domain Backup domain

LSE crystal 32K osc RCC BDCR register (V SSA )ai14677

Power supply AN2629

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On packages with 64 pins or less

The V REF+ and V REF- pins are not available, they are internally connected to the ADC voltage supply (V DDA ) and ground (V SSA ).

1.1.2 Battery backup

To retain the content of the Backup registers when V DD is turned off, the V BAT pin can be

connected to an optional standby voltage supplied by a battery or another source.The V BAT pin also powers the RTC unit, allowing the RTC to operate even when the main digital supply (V DD ) is turned off. Switching to the V BAT supply is controlled by the power down reset (PDR) circuitry embedded in the Reset block.

If no external battery is used in the application, V BAT must be connected externally to V DD .

1.1.3 Voltage regulator

The voltage regulator is always enabled after reset. It works in three different modes

depending on the application modes:

●in Run mode, the regulator supplies full power to the 1.8 V domain (core, memories and digital peripherals)

●in Stop mode, the regulator supplies low power to the 1.8 V domain, preserving the contents of the registers and SRAM

●

in Standby mode, the regulator is powered off. The contents of the registers and SRAM are lost except for those concerned with the Standby circuitry and the Backup domain.

1.2 Low-power modes

By default, the microcontroller is in Run mode after a system or a power Reset. Several low-power modes are available to save power when the CPU does not need to be kept running,

for example when waiting for an external event. It is up to the user to select the mode that gives the best compromise between low-power consumption, short startup time and available wakeup sources.

The STM32F10xxx devices feature three low-power modes:

●Sleep mode (CPU clock off, all peripherals including Cortex-M3 core peripherals like NVIC, SysTick, etc. are kept running)●Stop mode (all clocks are stopped)●

Standby mode (1.8V domain powered-off)

In addition, the power consumption in Run mode can be reduce by one of the following means:

●Slowing down the system clocks

●

Gating the clocks to the APB and AHB peripherals when they are unused.

Table 1 below summarizes the low-power modes of the STM32F10xxx MCU.

AN2629

Power supply

Doc ID 13922 Rev 29/43

1.2.1 Slowing down system clocks

In Run mode the speed of the system clocks (SYSCLK, HCLK, PCLK1, PCLK2) can be

reduced by programming the prescaler registers. These prescalers can also be used to slow down peripherals before entering Sleep mode.

1.2.2 Peripheral clock gating

In Run mode, the HCLK and PCLKx for individual peripherals and memories can be stopped at any time to reduce power consumption.

To further reduce power consumption in Sleep mode the peripheral clocks can be disabled prior to executing the WFI or WFE instructions.

Peripheral clock gating is controlled by the AHB peripheral clock enable register

(RCC_AHBENR), the APB1 peripheral clock enable register (RCC_APB1ENR) and the APB2 peripheral clock enable register (RCC_APB2ENR).

Table 1.

Low-power modes

Mode name Entry Wakeup

Effect on 1.8 V domain clocks

Effect on

V DD domain

clocks

Voltage

regulator

Sleep

(Sleep-now or Sleep-on-exit)

WFI Any interrupt CPU clock OFF

No effect on other clocks or analog clock sources

None ON

WFE

Wakeup event

Stop

PDDS and

LPDS bits + SLEEPDEEP bit + WFI or WFE

Any EXTI line

(configured in the EXTI registers)

All 1.8 V domain clocks OF

HSI and HSE oscillators OFF ON or in low-power mode (depends on the Power

control register, PWR_CR

)

Standby

PDDS bit + SLEEPDEEP bit + WFI or WFE WKUP pin rising edge, RTC alarm, external reset in NRST pin, IWDG reset

OFF

Power supply AN2629

10/43 Doc ID 13922 Rev 2

1.2.3 Sleep mode

Entering Sleep mode

The Sleep mode is entered by executing the WFI (Wait For Interrupt) or WFE (Wait for

Event) instructions. Two options are available to select the Sleep mode entry mechanism, depending on the SLEEPONEXIT bit in the Cortex-M3 System Control register:

●Sleep-now: if the SLEEPONEXIT bit is cleared, the MCU enters Sleep mode as soon as WFI or WFE instruction is executed.

●

Sleep-on-exit: if the SLEEPONEXIT bit is set, the MCU enters Sleep mode as soon as it exits the lowest priority ISR.

In the Sleep mode, all I/O pins keep the same state as in the Run mode.Refer to T able 2 and Table 3 for details on how to enter Sleep mode.

Exiting Sleep mode

If the WFI instruction is used to enter Sleep mode, any peripheral interrupt acknowledged by the nested vectored interrupt controller (NVIC) can wake up the device from Sleep mode. If the WFE instruction is used to enter Sleep mode, the MCU exits Sleep mode as soon as an event occurs. The wakeup event can be generated either by:

●

enabling an interrupt in the peripheral control register but not in the NVIC, and enabling the SEVONPEND bit in the Cortex-M3 System Control register. When the MCU

resumes from WFE, the peripheral interrupt pending bit and the peripheral NVIC IRQ channel pending bit (in the NVIC interrupt clear pending register) have to be cleared.●

or configuring an external or internal EXTI line in event mode. When the CPU resumes from WFE, it is not necessary to clear the peripheral interrupt pending bit or the NVIC IRQ channel pending bit as the pending bit corresponding to the event line is not set.

This mode offers the lowest wakeup time as no time is wasted in interrupt entry/exit. Refer to T able 2 and Table 3 for more details on how to exit Sleep mode.

Table 2.

Sleep-now

Description

Mode entry

WFI (Wait for Interrupt) or WFE (Wait for Event) while:–SLEEPDEEP = 0 and –SLEEPONEXIT = 0

Refer to the Cortex-M3 System Control register.Mode exit If WFI was used for entry ->Interrupt

If WFE was used for entry ->Wakeup event Wakeup latency

None.

AN2629

Power supply

Doc ID 13922 Rev 211/43

1.2.4 Stop mode

The Stop mode is based on the Cortex-M3 deepsleep mode combined with peripheral clock

gating. The voltage regulator can be configured either in normal or low-power mode. In Stop mode, all clocks in the 1.8 V domain are stopped, the PLL, the HSI and the HSE RC oscillators are disabled. SRAM and register contents are preserved.In the Stop mode, all I/O pins keep the same state as in the Run mode.

Entering the Stop mode

Refer to T able 4 for details on how to enter the Stop mode.

To further reduce power consumption in Stop mode, the internal voltage regulator can be put in low-power mode. This is configured by the LPDS bit of the Power control register (PWR_CR).

If Flash memory programming is ongoing, the Stop mode entry is delayed until the memory access is finished.

If an access to the APB domain is ongoing, The Stop mode entry is delayed until the APB access is finished.

In Stop mode, the following features can be selected by programming individual control bits:

●Independent watchdog (IWDG): the IWDG is started by writing to its Key register or by hardware option. Once started it cannot be stopped except by a Reset.

●Real-time clock (RTC): this is configured by the RTCEN bit in the Backup domain control register (RCC_BDCR)

●Internal RC oscillator (LSI RC): this is configured by the LSION bit in the Control/status register (RCC_CSR).

●

External 32.768 kHz oscillator (LSE OSC): this is configured by the LSEON bit in the Backup domain control register (RCC_BDCR).

The ADC or DAC can also consume power during the Stop mode, unless they are disabled before entering it. To disable them, the ADON bit in the ADC_CR2 register and the ENx bit in the DAC_CR register must both be written to 0.

Exiting the Stop mode

Refer to T able 4 for more details on how to exit the Stop mode.

When exiting Stop mode by issuing an interrupt or a wakeup event, the HSI RC oscillator is selected as system clock.

Table 3.

Sleep-on-exit

Description

Mode entry

WFI (wait for interrupt) while:SLEEPDEEP = 0 and SLEEPONEXIT = 1

Refer to the Cortex?-M3 System Control register.Mode exit Interrupt.Wakeup latency

None.

Power supply AN2629

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When the voltage regulator operates in low-power mode, an additional startup delay is

incurred when waking up from Stop mode. By keeping the internal regulator ON during Stop mode, the consumption is higher although the startup time is reduced.

1.2.5 Standby mode

The Standby mode allows to achieve the lowest power consumption. It is based on the

Cortex-M3 deepsleep mode, with the voltage regulator disabled. The 1.8 V domain is consequently powered off. The PLL, the HSI oscillator and the HSE oscillator are also

switched off. SRAM and register contents are lost except for registers in the Backup domain and Standby circuitry (see Figure 1).

Entering the Standby mode

Refer to T able 5 for more details on how to enter the Standby mode.

In Standby mode, the following features can be selected by programming individual control bits:

●Independent watchdog (IWDG): the IWDG is started by writing to its Key register or by hardware option. Once started it cannot be stopped except by a reset.

●real-time clock (RTC): this is configured by the RTCEN bit in the Backup domain control register (RCC_BDCR)

●Internal RC oscillator (LSI RC): this is configured by the LSION bit in the Control/status register (RCC_CSR).

●

External 32.768 kHz oscillator (LSE OSC): this is configured by the LSEON bit in the Backup domain control register (RCC_BDCR)

Exiting the Standby mode

The microcontroller exits Standby mode when an external Reset (NRST pin), IWDG Reset, a rising edge on WKUP pin or an RTC alarm occurs. All registers are reset after wakeup from Standby except for the Power control/status register (PWR_CSR).

After waking up from Standby mode, program execution restarts in the same way as after a Reset (boot pins sampling, vector reset is fetched, etc.). The SBF status flag in the Power control/status register (PWR_CSR) indicates that the MCU was in Standby mode.

Table 4.

Stop mode

Description

Mode entry

WFI (Wait for Interrupt) or WFE (Wait for Event) while:

–Set SLEEPDEEP bit in Cortex-M3 System Control register –Clear PDDS bit in Power Control register (PWR_CR)

–Select the voltage regulator mode by configuring LPDS bit in PWR_CR Note: To enter Stop mode, all EXTI Line pending bits (in Pending register

(EXTI_PR)) and RTC Alarm flag must be reset. Otherwise, the Stop mode entry procedure is ignored and program execution continues.

Mode exit

If WFI was used for entry:

Any EXTI Line configured in Interrupt mode (the corresponding EXTI Interrupt vector must be enabled in the NVIC).

If WFE was used for entry: Any EXTI Line configured in event mode. Wakeup latency

HSI RC wakeup time + Regulator wakeup time from low-power mode

AN2629

Power supply

Doc ID 13922 Rev 213/43

I/O states in Standby mode

In Standby mode, all I/O pins are high impedance except:

●Reset pad (still available)

●TAMPER pin if configured for tamper or calibration out ●

WKUP pin, if enabled

1.2.6 Debug mode

By default, the debug connection is lost if the application puts the MCU in Stop or Standby

mode while the debug features are used. This is due to the fact that the Cortex?-M3 core is no longer clocked.

However, by setting some configuration bits in the DBGMCU_CR register, the software can be debugged even when using the low-power modes extensively.

1.2.7 Auto-wakeup (AWU) from low-power mode

The RTC can be used to wakeup the MCU from low-power mode without depending on an external interrupt (Auto-wakeup mode). The RTC provides a programmable time base for waking up from Stop or Standby mode at regular intervals. For this purpose, two of the three alternative RTC clock sources can be selected by programming the RTCSEL[1:0] bits in the Backup domain control register (RCC_BDCR):

●

Low-power 32.768 kHz external crystal oscillator (LSE OSC).

This clock source provides a precise time base with very low-power consumption (less than 1μA added consumption in typical conditions)

●

Low-power internal RC Oscillator (LSI RC)

This clock source has the advantage of saving the cost of the 32.768 kHz crystal. This internal RC Oscillator is designed to add minimum power consumption. To wakeup from Stop mode with an RTC alarm event, it is necessary to:

●Configure the EXTI Line 17 to be sensitive to rising edge ●

Configure the RTC to generate the RTC alarm

To wakeup from Standby mode, there is no need to configure the EXTI Line 17.

Table 5.

Standby mode

Description

Mode entry

WFI (Wait for Interrupt) or WFE (Wait for Event) while:–Set SLEEPDEEP in Cortex-M3 System Control register –Set PDDS bit in Power Control register (PWR_CR)

–Clear WUF bit in Power Control/Status register (PWR_CSR)

Mode exit WKUP pin rising edge, RTC alarm, external Reset in NRST pin, IWDG Reset.

Wakeup latency

Regulator start up + Reset phase

Clock AN2629

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2 Clock

Three different clock sources can be used to drive the system clock (SYSCLK):

●HSI oscillator clock ●HSE oscillator clock ●

PLL clock

The devices have the two secondary clock sources listed below:

●40 kHz low-speed internal RC (LSI RC) that drives the independent watchdog and optionally the RTC used for Auto-Wakeup from Stop/Standby mode.

●

32.768 kHz low speed external crystal (LSE crystal) that optionally drives the real-time clock (RTCCLK)

Each clock source can be switched on or off independently when not used, to optimize power consumption.

AN2629

Clock

Doc ID 13922 Rev 2

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1.When the HSI is used as a PLL clock input, the maximum system clock frequency that can be achieved is

64 MHz.

Several prescalers allow the configuration of the AHB frequency, the high speed APB

(APB2) and the low speed APB (APB1) domains. The maximum frequency of the AHB and APB2 domains is 72 MHz. The maximum allowed frequency of the APB1 domains is 36MHz. The RCC feeds the external clock of the Cortex system timer (SysTick) with the AHB clock (HCLK) divided by 8. The SysTick can work either with this clock or with the Cortex clock (HCLK), configurable in the SysTick Control and Status Register. The ADCs are clocked by the high speed domain (APB2) clock divided by 2, 4, 6 or 8.

The timer clock frequencies are twice the frequency of the APB domain to which they are connected. Nevertheless, if the APB prescaler is 1, the clock frequency of the timer is the same as the frequency of the APB domain to which it is connected.

FCLK acts as the Cortex?-M3 free running clock. For more details refer to the ARM Cortex?-M3 Technical Reference Manual.

Real-time clock (RTC)AN2629

16/43 Doc ID 13922 Rev 2

3 Real-time clock (RTC)

3.1 I

ntroduction

The real-time clock is an independent timer. The RTC provides a set of continuously-running

counters which can be used, with suitable software, to provide a clock-calendar function. The counter values can be written to set the current time/date of the system.

3.2 Main features

●Programmable prescaler: division factor up to 220

●32-bit programmable counter for long-term measurement

●Two separate clocks: PCLK1 for the APB1 interface and RTC clock (must be at least

four times slower than the PCLK1 clock)●

Two separate reset types: –The APB1 interface is reset by system reset

–

The RTC Core (Prescaler, Alarm, Counter and Divider) is reset only by a Backup domain reset (see “Backup domain reset” section in the STM32F10xxx reference manual).

●

Three dedicated maskable interrupt lines:–Alarm interrupt, for generating a software programmable alarm interrupt.–Seconds interrupt, for generating a periodic interrupt signal with a programmable period length (up to 1 second).

–

Overflow interrupt, to detect when the internal programmable counter rolls over to zero.

3.3 Functional description

3.3.1 Overview

The RTC consists of two main units (see Figure 3 on page 17). The first one (APB1

Interface) is used to interface with the APB1 bus. This unit also contains a set of 16-bit registers accessible from the APB1 bus in read or write mode. The APB1 interface is clocked by the APB1 bus clock in order to interface with the APB1 bus.

The other unit (RTC Core) consists of a chain of programmable counters made of two main blocks. The first block is the RTC prescaler block, which generates the RTC time base TR_CLK that can be programmed to have a period of up to 1 second. It includes a 20-bit programmable divider (RTC Prescaler). Every TR_CLK period, the RTC generates an interrupt (Second Interrupt) if it is enabled in the RTC_CR register. The second block is a 32-bit programmable counter that can be initialized to the current system time. The system time is incremented at the TR_CLK rate and compared with a programmable date (stored in the RTC_ALR register) in order to generate an alarm interrupt, if enabled in the RTC_CR control register.

AN2629Real-time clock (RTC)

Doc ID 13922 Rev 217/43

Figure 3.

RTC simplified block diagram

RTC_Overflow

32-bit programmable

RTC_DIV

RTC_ALR

RTC_CNT

=Reload TR_CLK

RTC prescaler

APB1 interface

APB1 bus

RTC_CR

RTC_PRL

NVIC interrupt controller

OWF RTCCLK

rising edge

counter

RTC_Second

RTC_Alarm

OWIE

SECF SECIE

ALRF ALRIE

Standby mode exit from powered in Standby

powered in Standby

not powered in Standby

powered in Standby

not powered in Standby

RTC_Alarm WKP_STDBY

WKUP pin

Backup domain

PCLK1

Real-time clock (RTC)AN2629

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3.3.2 Resetting RTC registers

All system registers are asynchronously reset by a System Reset or Power Reset, except for

RTC_PRL, RTC_ALR, RTC_CNT, and RTC_DIV .

The RTC_PRL, RTC_ALR, RTC_CNT, and RTC_DIV registers are reset only by a Backup Domain reset. Refer to the STM32F10xxx reference manual.

3.3.3 Reading RTC registers

The RTC core is completely independent from the RTC APB1 interface.

Software accesses the RTC prescaler, counter and alarm values through the APB1 interface

but the associated readable registers are internally updated at each rising edge of the RTC clock resynchronized by the RTC APB1 clock. This is also true for the RTC flags.

This means that the first read to the RTC APB1 registers may be corrupted (generally read as 0) if the APB1 interface has previously been disabled and the read occurs immediately after the APB1 interface is enabled but before the first internal update of the registers. This can occur if:

● A system reset or power reset has occurred

●The MCU has just woken up from Standby mode (see the STM32F10xxx reference manual)

●

The MCU has just woken up from Stop mode (see the STM32F10xxx reference manual)

In all the above cases, the RTC core has been kept running while the APB1 interface was disabled (reset, not clocked or not powered).

Consequently when reading the RTC registers, after having disabled the RTC APB1 interface, the software must first wait for the RSF bit (Register Synchronized Flag) in the RTC_CRL register to be set by hardware.

Note that the RTC APB1 interface is not affected by WFI and WFE low-power modes.

3.3.4 Configuring RTC registers

To write in the RTC_PRL, RTC_CNT, RTC_ALR registers, the peripheral must enter

Configuration Mode. This is done by setting the CNF bit in the RTC_CRL register.

In addition, writing to any RTC register is only enabled if the previous write operation is finished. To enable the software to detect this situation, the RTOFF status bit is provided in the RTC_CR register to indicate that an update of the registers is in progress. A new value can be written to the RTC registers only when the RTOFF status bit value is ‘1’.

Configuration procedure:

1.Poll RTOFF , wait until its value goes to ‘1’

2. Set the CNF bit to enter configuration mode

Write to one or more RTC registers 4. Clear the CNF bit to exit configuration mode

Poll RTOFF , wait until its value goes to ‘1’ to check the end of the write operation.

The write operation only executes when the CNF bit is cleared; it takes at least three RTCCLK cycles to complete.

AN2629Real-time clock (RTC)

Doc ID 13922 Rev 219/43

3.3.5 RTC flag assertion

The RTC Second flag (SECF) is asserted on each RTC Core clock cycle before the update of the RTC Counter.

The RTC Overflow flag (OWF) is asserted on the last RTC Core clock cycle before the counter reaches 0x0000.

The RTC_Alarm and RTC Alarm flag (ALRF) (see Figure 4) are asserted on the last RTC Core clock cycle before the counter reaches the RTC Alarm value stored in the Alarm

register increased by one (RTC_ALR + 1). The write operation in the RTC Alarm and RTC Second flag must be synchronized by using one of the following sequences:

●Use the RTC Alarm interrupt and inside the RTC interrupt routine, the RTC Alarm and/or RTC Counter registers are updated.

●

Wait for SECF bit to be set in the RTC Control register. Update the RTC Alarm and/or the RTC Counter register.

Backup registers (BKP)AN2629

20/43 Doc ID 13922 Rev 2

4 Backup registers (BKP)

4.1 I

ntroduction

The backup registers are ten 16-bit registers for storing 20 bytes of user application data. They are implemented in the backup domain that remains powered on by V BA T when the V DD power is switched off. They are not reset when the device wakes up from Standby mode or by a system reset or power reset.

In addition, the BKP control registers are used to manage the T amper detection feature and RTC calibration.

After reset, the access to Backup registers and RTC is disabled and the Backup domain is protected against possible parasitic write access.

The DBP bit must be set in the Power control register (PWR_CR) to enable access to the Backup registers and RTC.

4.2 Features

●Ten 16-bit data registers.

●Status/control register for managing the anti-Tamper feature ●

Calibration register for storing the RTC calibration value

4.3 Tamper detection

The TAMPER pin generates a Tamper detection event when the pin changes from 0 to 1 or

from 1 to 0 depending on the TPAL bit in the Backup control register (BKP_CR). A tamper detection event resets all data backup registers.

However to avoid losing T amper events, the signal used for edge detection is logically ANDed with the Tamper enable in order to detect a Tamper event in case it occurs before the T AMPER pin is enabled.

●

When TPAL=0: If the T AMPER pin is already high before it is enabled (by setting TPE bit), an extra T amper event is detected as soon as the TAMPER pin is enabled (while there was no rising edge on the T AMPER pin after TPE was set)

●

When TPAL=1: If the T AMPER pin is already low before it is enabled (by setting the TPE bit), an extra Tamper event is detected as soon as the TAMPER pin is enabled (while there was no falling edge on the TAMPER pin after TPE was set)

After a Tamper event has been detected and cleared, the TAMPER pin should be disabled and then re-enabled with TPE before writing to the backup data registers (BKP_DRx) again. This prevents software from writing to the backup data registers (BKP_DRx), while the TAMPER pin value still indicates a Tamper detection. This is equivalent to a level detection on the TAMPER pin.

Note:

Tamper detection is still active when V DD power is switched off. To avoid unwanted resetting of the data backup registers, the TAMPER pin should be externally tied to the correct level.

功率MOS管的五种损坏模式详解

第三种：内置二极管破坏在DS端间构成的寄生二极管运行时，由于在Flyback时功率MOSFET的寄生双极晶体管运行，导致此二极管破坏的模式。

第四种：由寄生振荡导致的破坏此破坏方式在并联时尤其容易发生在并联功率MOS FET时未插入栅极电阻而直接连接时发生的栅极寄生振荡。高速反复接通、断开漏极-源极电压时，在由栅极-漏极电容Cgd(Crss)和栅极引脚电感Lg形成的谐振电路上发生此寄生振荡。当谐振条件(ωL=1/ωC)成立时，在栅极-源极间外加远远大于驱动电压Vgs(in)的振动电压，由于超出栅极-源极间额定电压导致栅极破坏，或者接通、断开漏极-源极间电压时的振动电压通过栅极-漏极电容Cgd和Vgs波形重叠导致正向反馈，因此可能会由于误动作引起振荡破坏。

功率控制

LTE功率控制 LTE功率控制的对象包括PUCCH，PUSCH，SRS，RA preamble， RA Msg3等。由于这些上行信号的数据速率和重要性各自不同，其具体功控方法和参数也不尽相同。PUSCH和SRS的功控基本相同。 1 标称功率(Nominal Power) eNB首先为该小区内的所有UE半静态设定一标称功率P0（对PUSCH和PUCCH有不同的标称功率，分别记为P0_PUSCH和P0_PUCCH ），该值通过系统消息SIB2（UplinkPowerControlCommon: p0-NominalPUSCH, p0-NominalPUCCH）广播给所有UE；P0_PUSCH的取值范围是（-126，24）dBm。需要注意的是对于动态调度的上行传输和半持久调度的上行传输，P0_PUSCH的值也有所不同（SPS-ConfigUL: p0-NominalPUSCH-Persistent）。另外RA Msg3的标称功率不受以上值限制，而是根据RA preamble初始发射功率（preambleInitialReceivedTargetPower）加上?Preamble_Msg3 （UplinkPowerControlCommon: deltaPreambleMsg3）。每个UE还有UE specific的标称功率偏移（对PUSCH和PUCCH有不同的UE标称功率，分别记为P0_UE_PUSCH和P0_UE_PUCCH ），该值通过dedicated RRC信令（UplinkPowerControlDedicated: p0-UE-PUSCH, p0-UE-PUCCH）下发给UE。P0_UE_PUSCH和P0_UE_PUCCH的单位是dB，因此这个值可以看成是不同UE对于eNB范围标称功率P0_PUSCH和P0_PUCCH的一个偏移量。对于动态调度的上行传输和半持久调度的上行传输，P0_UE_PUSCH的值也有所不同。最终UE所使用的标称功率是（eNB范围标称功率 + UE Specific偏移量）。 2 路损补偿在标称功率基础上，UE还需要根据测量得到的路损数据自动进行功率补偿。UE 通过测量下行参考信号（RSRP）计算得到下行路损，乘以一个补偿系数α后作为上行路损补偿。系数α由eNB在系统消息中半静态设定（UplinkPowerControlCommon: alpha）。对于PUCCH和Msg 3，α总是为1。标称功率设定和路损补偿都属于半静态功率控制，UE的动态功率控制有基于MCS 的隐式功率调整和基于PDCCH的显示功率调整。 3 基于MCS的功率调整根据Shannon公式，发射功率需要正比于传输数据速率。在LTE系统中，MCS决定了每个RB上行数据量的大小，因此调度信息中的MCS隐式地决定了功率调整需求。根据公式可以得到功率调整量。公式中的MPR即是由MCS决定的per RE的数据块大小；公式中的KS一般情况下=1.25。公式中的β是上行数据全为控制数据（如CQI）而无其他上行数据情况下的调整系数；如果有其他上行数据则为1。基于MCS的功率调整仅针对PUSCH数据，对PUCCH和SRS不适用。 eNB可以对某UE关闭或开启基于MCS的功率调整，通过dedicated RRC信令（UplinkPowerControlDedicated: deltaMCS-Enabled）实现。

dsp的低功耗模式

240xA系列DSP有一个低功耗指令IDLE，当被执行时，该指令将停止CPU 中所有电路的时钟；尽管如此，从CPU中出来的时钟将继续输出。通过使用该指令，CPU的时钟将被关闭以节约能量。当遇到复位或者中断请求时CPU将推出IDLE模式。 1.1时钟类型所有以240xA为内核的设备均包含下面两种时钟类型： n组成大部分CPU逻辑电路时钟的CPU时钟。 n组成外设时钟以及CPU中的中断逻辑电路的系统时钟（由CPU 中出来的CLKOUT得来）。当CPU进入IDLE模式时，系统时钟继续产生，CPU时钟停止产生。这种模式叫作IDLE1 模式。当CPU进入IDLE2 模式时，CPU时钟，系统时钟都将停止产生，这样允许进一步的节省能量。第三种节能模式，HALT模式，有可能将看门狗时钟以及振荡器时钟关闭。在HALT模式中，输入到锁相环的时钟被关闭。低功耗模式不会改变通用I/O口的状态。在进入低功耗模式之前，I/O口将保持住同样的状态。并且，进入低功耗模式后，通用I/O口不会进入到高阻抗状态以及内部电压上拉或下拉不会改变。当执行IDLE指令时，系统配置寄存器SCSR1 的12，13位LPM位将决定DSP进入三种节能模式中的哪种模式。以下图标为三种模式下各时钟的关闭情况以及退出该情况所需要的条件。 (见相册) 1.2退出低功耗模式多种情况可以退出低功耗模式。以下部分描述了怎样退出低功耗模式。 1.2.1复位复位（任何情况下的复位）可以使DSP退出任何一种低功耗模式。如果DSP处于HALT模式即暂停状态下，复位将启动振荡器；尽管如此，由于启动振荡器至产生时钟需要一定时间，CPU的复位将被延迟一段时间。 1.2.2外部中断外部中断，XINTx，可以使DSP退出出HALT的任何一种中断。如果DSP处于IDLE2节能模式，连接到外部中断引脚的同步逻辑可以识别出在引脚上的中断，然后开始系统时钟和CPU时钟，然后允许时钟逻辑向PIE控制器产生中断请求。 1.2.3唤醒中断有一些外设具备启动DSP时钟的能力，然后形成了对某确定事件的中断。比如在通讯线路中的一些激活电压。例如：CAN唤醒中断可以在没有时钟运行时进行错误的中断请求。 1.1.1退出低功耗模式——一些样例外设中断被用来唤醒处于不同功耗模式的DSP。唤醒的动作（以及DSP 接下来的动作）由下列情况决定； n该外设在外设中断级是否被使能 n该外设上级的IMR.n是否被使能 n在ST0中的INTM状态

最全的功率计算公式

最全的功率计算公式概述 ? ? ? ?功率包括电功率、机械功率。电功率又包括直流电功率、交流电功率和射频功率；交流功率又包括正弦电路功率和非正弦电路功率；机械功率又包括线位移功率和角位移功率，角位移功率常见于电机输出功率；电功率还可分为瞬时功率、平均功率（有功功率）、无功功率、视在功率。在电学中，不加特殊声明时，功率均指有功功率。在非正弦电路中，无功功率又可分为位移无功功率，畸变无功功率，两者的方和根称为广义无功功率。本文列出了上述所有功率计算公式，文中p(t)指瞬时功率。u(t)、i(t)指瞬时电压和瞬时电流。U、I指电压、电流有效值，P指平均功率。 1普遍适用的功率计算公式在电学中，下述瞬时功率计算公式普遍适用

在力学中，下述瞬时功率计算公式普遍适用在电学和力学中，下述平均功率计算公式普遍适用 W为时间T内做的功。在电学中，上述平均功率P也称有功功率，P=W/T作为有功功率计算公式普遍适用。在电学中，公式（3）还可用下述积分方式表示其中，T为周期交流电信号的周期、或直流电的任意一段时间、或非周期交流电的任意一段时间。电学中，公式（3）和（4）的物理意义完全相同。电学中，对于二端元件或二端电路，下述视在功率计算公式普遍适用： 2直流电功率计算公式已知电压、电流时采用上述计算公式。

已知电压、电阻时采用上述计算公式。已知电流、电阻时采用上述计算公式。针对直流电路，下图分别列出了电压、电流、功率、电阻之间相互换算关系。 ? 3正弦交流电功率计算公式正弦交流电无功功率计算公式：正弦交流电有功功率计算公式：正弦电流电路中的有功功率、无功功率、和视在功率三者之间是一个直角三角形的关系：当负载为纯电阻时，下式成立：

功率控制

功率控制培训讲义一、背景控制无线路径上的发射功率的目的是在不需要最大发射功率，就能达到较好的传输质量的情况下，降低发射功率。这样做，既能保持传输质量高于给定门限，又能降低移动台和基站的平均广播功率，减少对其它通信的干扰。功率控制分为上行功率控制和下行功率控制，上下行控制独立进行。上行功率控制移动台（MS），下行功率控制基站（BTS）。同一方向的连续两次控制之间的时间间隔由O&M设定。功率控制包括移动台和基站的功率控制。移动台功率控制的目的是调整MS的输出功率，使BTS获得稳定接收信号强度，以限制同信道用户的干扰，减少BTS多路耦合器的饱和度，降低移动台功耗；基站功率控制目的是调整BTS输出功率，使MS获得稳定接收信号强度，以限制同信道干扰，降低基站功耗。基站动态功率控制目的是调整BTS输出功率，使MS获得稳定接收信号强度，以限制同信道干扰，降低基站功耗。基站动态功率控制仅使用稳态功率控制算法。实现功率控制有两种算法——0508功率控制算法和华为动态功率控制算法（简称0508算法和动态功控算法）。二、功率控制过程 1．移动台功率控制移动台功率控制分为两个调整阶段——Stationary稳态调整和Initial初始调整。稳态调整是功率控制算法执行的常规方式，初始调整使用于呼叫接续最开始的时刻。当一个接续发生，MS以所在小区的名义功率输出，（名义功率即在收到功率调整命令之前，MS发射功率为所在小区BCCH信道上广播的系统消息中MS 最大发射功率MS_TXPWR_MAX_CCH。而如果MS不支持这一功率级别，则采用与之最接近的可支持的功率级别，如在建立指示消息中上报的MS类标Classmark所支持的最大输出功率级别）。但因为BTS可同时支持多个呼叫，必须在一个新的接续中尽快降低接收信号强度，否则该BTS支持的别的呼叫的质量会由于BTS 多路耦合器饱和而恶化，并且另外小区的呼叫质量也会由于强干扰而受到影响。

电机和功率控制解决方案

借助ADI 公司业界领先的转换器、放大器和处理器技术，电机控制和逆变器客户能够设计出精度更高、更加节能、通信能力更强的产品。此外，ADI 公司丰富多样的模拟和处理器产品支持核心信号链，可加快产品上市时间，提高能效和工厂自动化集成度，降低维护成本。 ADI 公司的收发器和Blackfin ?处理器所提供的通信技术可将工厂自动化提升到更高层次。ADI MEMS 技术支持振动检测和定位控制，有助于实现更准确的预见性维护，降低运营成本。 ADI 公司的电源管理产品支持以更高的能效和控制水平实现所有这些功能。电机和功率控制解决方案目录反馈和检测 ...............................2隔离 ...........................................5过程解决方案 ..........................6通信和系统集成 ......................7电源和支持功能 .......................8演示与参考设计 .....................11资源与工具............................. 12 https://www.wendangku.net/doc/9514257888.html,/zh/motorcontrol

利用ADI 公司的RDC 优化速度/分辨率与负载位置的关系许多电机控制系统以可变的轴转速工作。为提供最精确的位置信息，要求系统具有灵活可变的分辨率。AD2S1210正是这样一种能够即时改变分辨率的旋变数字转换器。这款转换器是一款集成解决方案，包括一个具有可编程频率的激励振荡器、可编程阈值电平、非常宽的模拟输入范围以及指示故障确切性质的信息。AD2S1210提供以更少的外部元件与旋转变压器接口所需的高级功能。AD2S1210 特性 ? 可变分辨率：10位至16位? 精度：2.5弧分 (16位分辨率) ? 最大跟踪速率：3125 rps (10位分辨率)? 可编程故障检测阈值? 可编程激励频率利用ADI 公司的同步采样ADC 实现精密位置检测电机控制伺服驱动器应用广泛，精密机器人、CNC(计算机数控)加工和工厂自动化就是其中的几例。这些系统集成轴位置反馈功能，以便精确检测位置，确保系统操作准确。此反馈功能由具备不同输出特性的各种编码器提供。 AD7262/AD7264集成有PGA 和双通道同步采样差分输入ADC ，能够与各种编码器直接接口，不同的设计都可以采用同一种器件，从而减少不同位置反馈平台的硬件变更，并提高软件重用率，最终缩短开发周期。 AD7262/AD7264内置4个比较器以与极点传感器接口，同时具有内部ADC 失调、系统失调和增益校准功能，以确保ADC 最终结果的准确性。这种单芯片解决方案在一个封装中集成了与位置传感器成功接口所需的全部功能，物料(BOM)成本和PCB 板复杂性得以降低，而性能则达到同类最高水平。特性 ? 14位、1 MSPS 、双通道同步采样ADC ? 可编程增益放大器，具有14个不同的增益级? 高模拟输入阻抗，无需ADC 驱动电路 ? 4个片内比较器反馈和检测 2 | 电机和功率控制解决方案

WCDMA中的功率控制

第5章功率控制 5.1 概述功率控制技术是WCDMA系统中一项非常重要的技术。WCDMA系统的频率复用系数为1，是一个自干扰系统，远近效应的影响很突出，如果没有功率控制，那么整个系统的容量将大大降低。引入功率控制后，通过调整发射功率，保持上下行链路的通信质量，克服阴影衰落和快衰落，有助于降低网络干扰，提高系统质量和容量。按移动台和基站是否同时参与又分为开环功率控制和闭环功率控制两大类。闭环功控是指发射端根据接收端送来的反馈信息对发射功率进行控制的过程。而开环功控不需要接收端的反馈，发射端根据自身测量得到的信息对发射功率进行控制。开环功率控制又可以分为上行开环功率控制和下行开环功率控制。闭环功率控制则是通过内环功率控制和外环功率控制一起来实现的。 5.2 开环功控与闭环功控本节介绍功率控制的大致流程，包括闭环功控和开环功控的区别，以及内环功控和外环功控如何协调工作的问题。开环功控提供初始发射功率的粗略估计。它是根据测量结果对路径损耗和干扰水平进行估计，从而计算初始发射功率的过程。同时，由于开环功控是采用下行链路的路径损耗来估计上行链路损耗，但实际上

WCDMA系统中上下行链路的频段相隔190M，快衰落特性不相关，因此这种估算的准确度有限，只能起到粗略控制的作用。适用场合包括：●决定接入初期发射功率的时候 ●切换时，决定切换后初期发射功率的时候闭环功率控制是通过内环功率控制和外环功率控制一起来实现的。内环功控通过测量信道的实际SIR值SIRest，并将测量值SIRest与目标值SIRtar比较，根据比较结果发出功率调整的指令。内环功控算法包括上行内环功控算法和下行内环功控算法。上行内环功控算法在基站内实现，基站比较上行信道SIR测量值SIRest和目标值SIRtar，根据比较结果设置相应的功控指令（TPC，Transmit Power Control）通知手机调整上行发射功率。下行内环功控算法在手机内实现，手机比较下行信道SIR测量值SIRest和目标值SIRtar，根据比较结果设置相应的功控指令（TPC，Transmit Power Control）通知基站调整下行发射功率。内环功控指令通过承载在DPCCH信道上的TPC域来传送，因此内环功率控制的频率可以达到每秒钟1500次，从而可以较好地克服快衰落带来的信号强度的变化。内环功控时需要使用SIR目标值SIRtar进行功控指令的计算，这是由于业务质量主要通过误块率来确定的，而信噪比与误码率（误块率）的关系随环境的变化而变化，他们之间的对应关系并非固定不变的。因此，目标SIR需要根据实际情况进行调整，这个调整过程就是外环功控。外环功控算法根据接收信号的BLER值计算目标SIR，

功率MOS管的五种损坏模式详解

功率M O S管的五种损坏模式详解 This manuscript was revised on November 28, 2020

功率MOS管的五种损坏模式详解第一种：雪崩破坏如果在漏极-源极间外加超出器件额定VDSS的电涌电压，而且达到击穿电压 V(BR)DSS （根据击穿电流其值不同），并超出一定的能量后就发生破坏的现象。在介质负载的开关运行断开时产生的回扫电压，或者由漏磁电感产生的尖峰电压超出功率MOSFET的漏极额定耐压并进入击穿区而导致破坏的模式会引起雪崩破坏。典型电路：第二种：器件发热损坏由超出安全区域引起发热而导致的。发热的原因分为直流功率和瞬态功率两种。直流功率原因：外加直流功率而导致的损耗引起的发热 ●导通电阻RDS(on)损耗（高温时RDS(on)增大，导致一定电流下，功耗增加） ●由漏电流IDSS引起的损耗（和其他损耗相比极小）瞬态功率原因：外加单触发脉冲 ●负载短路 ●开关损耗（接通、断开） *（与温度和工作频率是相关的） ●内置二极管的trr损耗（上下桥臂短路损耗）（与温度和工作频率是相关的）器件正常运行时不发生的负载短路等引起的过电流，造成瞬时局部发热而导致破坏。另外，由于热量不相配或开关频率太高使芯片不能正常散热时，持续的发热使温度超出沟道温度导致热击穿的破坏。第三种：内置二极管破坏在DS端间构成的寄生二极管运行时，由于在Flyback时功率MOSFET的寄生双极晶体管运行，导致此二极管破坏的模式。第四种：由寄生振荡导致的破坏此破坏方式在并联时尤其容易发生在并联功率MOS FET时未插入栅极电阻而直接连接时发生的栅极寄生振荡。高速反复接通、断开漏极-源极电压时，在由栅极-漏极电容Cgd(Crss)和栅极引脚电感Lg形成的谐振电路上发生此寄生振荡。当谐振条件(ωL=1/ωC)成立时，在栅极-源极间外加远远大于驱动电压Vgs(in)的振动电压，由于超出栅极-源极间额定电压导致栅极破坏，或者接通、断开漏极-源极间电压时的振动电压通过栅极-漏极电容Cgd和Vgs波形重叠导致正向反馈，因此可能会由于误动作引起振荡破坏。第五种：栅极电涌、静电破坏主要有因在栅极和源极之间如果存在电压浪涌和静电而引起的破坏，即栅极过电压破坏和由上电状态中静电在GS两端（包括安装和和测定设备的带电）而导致的栅极破坏

三相电压型PWM整流器直接功率控制方法综述

三相电压型PWM整流器直接功率控制方法综述 https://www.wendangku.net/doc/9514257888.html,/tech/intro.aspx?id=565 点击数：260 刘永奎，伍文俊（西安理工大学自动化学院电气工程系，陕西西安710048）摘要首先介绍了三相电压型PWM整流器的拓扑结构，在此基础上，对当前应用于PWM 整流器的直接功率控制策略进行了对比分析，介绍了其实现机理和优缺点，最后，对直接功率控制在三相电压型PWM整流器中的控制技术进行了展望。关键字 PWM整流器；直接功率控制；综述 Summary about Direct Power Control Scheme of Three-Phase Voltage Source PWM Rectifiers LIU Yongkui，WU Wenjun （Xi'an University of Technology，Xi'an Shannxi 710048 China）Abstract The topological structure of three-phase PWM rectifiers is introduced. On this basis, several DPC methods of three-phase voltage source PWM rectifiers were introduced and compared. At last, the pros原per of the control scheme development trends in three-phase PWM rectifiers is presented. Keywords three-phase PWM rectifiers；direct power control；summary 1 概述三相电压型PWM整流器具有能量双向流动、网侧电流正弦化、低谐波输入电流、恒定直流电压控制、较小容量滤波器及高功率因数（近似为单位功率因数）等特征，有效地消除了传统整流器输入电流谐波含量大、功率因数低等问题，被广泛应用于四象限交流传动、有源电力滤波、超导储能、新能源发电等工业领域。 PWM 整流器控制策略有多种，现行控制策略中以直接电流、间接电流控制为主，这两种闭环控制策略

功率控制

功率控制前向快速功率控制 -速率可达到800b/s CDMA2000 1x系统反向内环功率控制速率为(800 ) CDMA2000 1x系统反向外环功率控制速率为(50 ) DO反向功率控制信道数据速率为600bps 对于外环功率控制主要检验各项业务得到需要的服务质量(如PER),对于内环功率控制主要检验其按照外环指定的Eb/N0目标值调整AT发射功率的能力。 CDMA EV-DO 系统只有反向链路采用功率控制机制，反向功率控制的目标是与反向速率控制配合实现反向吞吐量与反向业务容量的均衡，保证反向链路PER 的稳定。反向功率控制与1X 系统类似，包括：开环功率控制（Open Loop Power Control）、闭环功率控制（Close LoopPower Control）及外

环功率控制（Outer Loop Power Control） [attach]221757[/attach] 开环功率控制如图2 所示，AT 通过Rx power estimation 模块测量前向链路的接收功率来确定Pilot Channel Gain，其他信道根据Pilot Chnanel Gain 来调整发射功率； Pilot Channel Gain 的计算公式如下： X0 = –Mean Received Power (dBm) + OpenLoopAdjust + ProbeInitialAdjust OpenLoopAdjust + ProbeInitialAdjust 的可调整范围从-81 dB到-66dB，与1X系统中的Offset power有所不同。不同厂家的OpenLoopAdjust默认值有所不同。其他反向信道的发射功率均参照Pilot Channel Gain来确定 Cdma功率控制技术-FREE Cdma功率控制技术

CPC功率控制器-调功器

CPC功率控制器-调功器 CPC功率控制器一、CPC功率控制器概述 CPC功率控制器是采用微处理器技术、电力电子技术、及现代控制理论技术所设计的具有当今国际先进水平的新型调节器设备，其结构美观紧凑，保护措施完善，集多种控制方式于一体，使用灵活、功能强大。广泛应用于加热、灯光调节等场合。二、功率控制器型号说明功率控制器的型号可以根据右图进行全面的了解！

三、功率控制器操作面板介绍不同型号的功率控制器操作面板上的具体含义介绍

四、CPC功率控制器的产品特点 1、先进的微处理技术采用高性能的ARM-r CORTEX-TM-M3 32位内核，主频72MHZ，速度快，功耗低，抗干扰能力强。 2、友好的人机界面 CPC系列可控硅功率控制器采用OLED液晶屏显示。图形化的显示模式，使参数设定、调整更加便捷，故障及实时监控更加直观。 3、强大的抗干扰能力所有外部控制信号、电压电流、通讯、输出电路均采用隔离技术，适合在特殊的工业环境中使用。 4、多种控制方式集开环控制、恒压模式（U反馈、U2反馈）、恒流模式（I反馈、I2反馈）、恒功模式（p 反馈）、定周期周波模式、变周期周波模式和相控+周波控制模式于一体。 5、多种负载接线方式负载可接成星型中点接零、星型中点不接零、三角型接法，可通过参数轻松设定。 6、完善的保护功能全程检测电流及负载参数，具有电源欠压、电源过压保护、过流保护、晶闸管过热保护、负载断线保护、频率保护、缺相保护等功能。 7、电源频率自适应电源频率42-68Hz自适应功能，并且频率值实时显示，方便用户使用。 8、散热器温度实时监控，风机自控采用高精度数字温度传感器，检测精度达0 0625℃，可实时监测散热器状态。散热风机可千动或自动控制，大大延长了其使用寿命，减少了噪音污染。 9、丰富的信号输出有模拟信号和数字信号输出接口；两路继电器输出。两路信号直接可进行加减乘除的运算，可非常方便的实现特殊控制，模拟输入均可设置正负逻辑。 10、先进的通讯功能配有RS485通讯接口，方便用户网络连接控制，提高系统的自动化水平及可靠性。内嵌Modbus标准协议方便组态连接。 11、输入输出电压、电流高精度检测采用24位专用ADC，且输出值为真有效值（TRMS），确保了对非正弦信号的精确检测。 12、累积电量显示可对运行中的电量进行累计，单位KWH。多种控制模式自由选择开环控制、恒压模式（U反馈、U2反馈）、恒流模式（I反馈。I2反馈）、恒功模式（P反馈）、定周期周波模式、变周期周渡模式和相控+周波控制（定周渡）。五、多种控制模式自由选择

卫星通信系统中的功率控制技术

卫星通信系统中的功率控制技术王喜* 朱小流** 廖晓谈*** 摘要本文讨论了卫星通信系统中的功率控制技术,在保证用户通信质量的前提下,最低限度的降低发射功率,减少系统干扰,增加系统余量。本文给出了功率控制的具体方案。关键词:卫星通信功率控制 Po w er Contro l T echnology i n Satellite Co mm unication Syste m W ang X i Zhu X iao li u Liao X iaotan A bstract Th is paper presents discussion on t h e po w er contro l techno logy to obta i n ed the lo w estm u n i m um trans m it po w er reqired for the pur pose of reduced syste m i n terferencce and in creased syste m a llo w rance.The paper g i v es the deta ils of po w er contro l sche m e. K ey w ords:satellite co mm unication po w er contr o l 卫星通信系统由卫星和地球站两部分组成。卫星在空中起中继站的作用,即把地球站发上来的电磁波放大后再返送回另一地球站。地球站则是卫星系统与地面公众网的接口,地面用户通过地球站出入卫星系统形成链路。卫星通信具有通信范围大、不易受陆地灾害影响、建设速度快、易于实现广播和多址通信和电路和话务量可灵活调整等优点。随着卫星业务向宽带化发展,越来越多的卫星将工作在Ka频段,该频段雨衰严重,功率控制也是抗雨衰的重要策略之一,因此,研究卫星移动通信中的功率有效控制技术具有十分重要的意义。 * 作者系南京熊猫汉达科技有限公司系统部工程师 ** 作者系南京熊猫汉达科技有限公司系统部工程师 *** 作者系南京熊猫汉达科技有限公司系统部助理工程师

STM8L051低功耗模式实现说明文档

STM8L051低功耗模式测试文档 STM8L051的五种低功耗模式wait ，low power run mode，low power wait mode，Ative-Halt mode，Halt mode。 1、WAIT mode 在等待模式，CPU的时钟是停止的，被选择的外设继续运行。W AIT mode 分为两种方式：WFE，WFI。WFE是等待事件发生，才从等待模式中唤醒。WFI是等待中断发生，才从等待模式中唤醒。 2、low power run mode 在低功耗运行模式下，CPU和被选择的外设在工作，程序执行在LSI或者LSE下，从RAM 中执行程序，Flash和EEPROM都要停止运行。电压被配置成Ultra Low Power模式。进入此模式可以通过软件配置，退出此模式可以软件配置或者是复位。 3、low power wait mode 这种模式进入是在low power run mode下，执行wfe。在此模式下CPU时钟会被停止，其他的外设运行情况和low power run mode类似。在此模式下可以被内部或外部事件、中断和复位唤醒。当被事件唤醒后，系统恢复到low power run mode。 4、Active-Halt mode 在此模式下，除了RTC外，CPU和其他外设的时钟被停止。系统唤醒是通过RTC中断、外部中断或是复位。 5、Halt mode 在此模式下，CPU和外设的时钟都被停止。系统唤醒是通过外部中断或复位。关闭内部的参考电压可以进一步降低功耗。通过配置ULP位和FWU位，也可以6us的快速唤醒，不用等待内部的参考电压启动。一、各个低功耗模式的代码实现 1、WAIT mode 等待模式分为两种：WFI和WFE。 1.1 WFI mode 当执行“wfi”语句时，系统就进入WFI模式，当中断发生时，CPU被从WFI模式唤醒，执行中断服务程序和继续向下执行程序。通过置位CFG_GCR的AL位，使主程序服务完中断服务程序后，重新返回到WFI 模式。程序如下： void Mcuwfi() { PWR_UltraLowPowerCmd(ENABLE); //开启电源的低功耗模式 CLK_HSEConfig(CLK_HSE_OFF); //关闭HSE时钟（16MHz） #ifdef USE_LSE CLK_SYSCLKSourceConfig(CLK_SYSCLKSource_LSE);

20170402-DC-DC功率变换器的两种工作模式

PWM DC-DC 功率变换器的两种工作模式普高（杭州）科技开发有限公式张兴柱博士任何一个PWM DC-DC 功率变换器，当输入或者负载发生变化时，其在一个开关周期内的工作间隔数量也会发生变化。为了容易理解，先以电流负载下的Buck 变换器为例子，来说明这种变化。 oL 在负载电流比较大时，该变换器的一个开关周期内，只有两种工作间隔，即有源开关AS 导通、无源开关PS 截止的s DT 间隔，和有源开关AS 截止，无源开关PS 导通的s T D ′间隔。这种工作模式下，电感上的电流始终大于零，称为电感电流连续导电模式，简称为CCM 模式。由于电容C 上满足安秒平衡定律，也即其在一个开关周期内的平均电流为零，所以电感电流在一个开关周期内的平均值必等于负载电流。当负载电流变小时，电感电流在一个开关周期内的平均值也必然变小，当变小到上图中红色波形的负载电流时，如果再继续变小负载电流的话，电感电流在有源开关AS 截止的间隔内，将减小到零。当无源开关采用二极管时，由于二极管的单向导电特性，一旦流过二极管的电流（在本例子中，即为电感电流）降为零时，二极管就会自动关断而截止，因此在这个负载之下的负载，变换器在一个开关周期内，会增加一个工作间隔，即s T D ′′间隔，这个间隔中的有源开关和无源开关均截止，这样的工作模式被称为电感电流不连续导电模式，简称DCM 模式。其电感电流的波形中，有一段时间的电流为零，如下图所示。 L 任何PWM DC-DC 功率变换器，只要其无源开关采用二极管，那么在它的稳态工作点范围内，通常均有存在两种不同工作模式工作点的可能。这两种工作模式的转换之处，一般称作CCM/DCM 的边界，如上例中红色电感电流波形所对应的负载，即为CCM/DCM 的边界负载，在这个负载之上的负载，变换器工作于CCM ；在这个负载之下的负载，变换器工作于DCM 。

30kW电流模式PWM控制的DCDC功率变换器

华　伟　1965年生,1990 年获北京工业大学功率半导体器件专业工学硕士学位,副教授,从事新型电力电子器件应用及开关功率变换器的教学和科研工作。设计与研究 30k W 电流模式PWM 控制的 DC DC 功率变换器北方交通大学(北京100044) 华　伟摘　要:新型30k W 电流模式P WM 控制的功率变换器采用N PT -IGBT 器件,无需串联隔直防偏磁电容,使用有源斜坡补偿技术,效率达到90%,具有极好的动态响应、过流保护及模块均流并联性能,是一种具有极大功率扩容(可达到100k W )潜力并易于工程化实现的IGBT 功率变换器。关键词:电流模式　IGBT 全桥拓扑　开关模式整流器　变换器收修改稿日期:1999203215 30k W curren t m ode P WM con trolled DC DC power converter N o rthern J iao tong U n iversity (B eijing 100044) Hua W e i Abstract :P resen ted in the paper is a novel 30k W cu rren t mode P WM con tro lled pow er converter .T he converter ,of w h ich the efficiency reaches 90%,app lies N PT -IGBT device and an active slope compen sati on techno logy w ith no need to series connect a DC b lock ing and b ias 2p roof capacito r .It featu res excellen t dynam ic respon se ,over 2cu rren t p ro tecti on ,parallel modu le cu rren t equalizati on ,very h igh pow er expan si on po ten tial (as h igh as 100k W )as w ell as easy engineering realizati on . Key words :cu rren t mode ,IGBT ,fu ll 2b ridge topo logy ,S M R ,converter . 近年来,随着新型电力电子器件的飞速发展, 10k W 以上的直流功率变换器已从SCR 的低频相控整流器方式发展为IGB T 的高频DC DC 开关功率变换器方式。国外的DW A 、GEC -AL STON 、AD tranz 、ABB [1] 等公司也于近年研制出各自的IGB T DC DC 充电机,主要用于高速电气化列车及地铁列车。IGB T DC DC 充电机的重量、体积大幅度减小,性能明显改善,但要实现15k W ～200k W 的DC DC 高频开关功率变换,存在许多技术问题需要解决。下面根据30k W IGB T DC DC 充电机的研制情况,对有关技术问题进行分析研究。 1　主电路及控制方案 (1)主电路原理图不同的DC DC 功率变换器拓扑及PWM 控制方法可以构成许多不同的主电路及控制方案[2]。根据技术的成熟程度、工程化实现难度、装置的性能要求、系列化功率扩容考虑、长期可靠性要求等,在设计30k W IGB T DC DC 充电机时,选择了电流模式PWM 控制的全桥拓扑(无隔直电容)功率变换器方案。功率变换器的工作频率约为20kH z 。主电路原理如图1所示。其中C 2为母线单电容型snubber 电路,CT 为检测一次侧电流用的电流互感器。此一次侧电流信号用作电流模式PWM 反馈控制。图1　IGBT DC DC 充电机用功率变换器主电路原理图 (2)控制系统原理方框图控制系统原理如图2所示。这是一个由110V 输出电压控制的电压外环及电流互感器CT 所检测的一次侧电流内环构成的双闭环反馈系统。斜坡补偿电路是电流模式PWM 控制的大占空比双端开关电源电路是为防止次谐波振荡所必需的。反馈补偿网络用以控制电压反馈闭环的稳定性。A 、B 两路驱动信号分别提供给图1中的两路对角线IGB T V 1、V 3和V 2、V 4。 1999年第5期机车电传动№5,1999　 1999年9月10日EL ECTR I C DR I V E FOR LOCOM O T I V E Sep .10,1999

TD_LTE系统功率控制技术的研究

摘要：分析了TD-SCDMA 的长期演进系统（TD-LTE ）中的无线资源管理（R R M ）技术，介绍了TD-LTE 系统的功率控制（Power Control ）原理以及流程设计，提出了一种基于目标SINR 的室外开环上行功率控制算法，研究了在功率控制中目标SINR 对系统吞吐量的影响，仿真结果表明随着目标SINR 的增长,小区边缘用户SINR 迅速增大到达一定的峰值之后缓慢下降并趋于稳定，由此产生增益。关键词：R R M;TD-LTE;FDD-LTE;功率控制陈俊彭木根王文博(北京邮电大学信息与通信工程学院北京100876） TD-LTE 系统功率控制技术的研究为了使移动通信与宽带无线接入BWA （Broad -band Wireless Access ）技术相互融合，并同时应对WiM AX 和4G 的挑战，3GPP 启动了LTE 项目。LTE 采用正交频分复用（OFDM ）、多输入多输出（MIMO ）等先进的无线传输技术、扁平网络结构和全IP 系统架构，支持最大20M Hz 的系统带宽、超过200M bit/s 的峰值速率和更短的传输延时，频谱效率达到3GPP R6标准的3～5倍。 TD-LTE 作为TD-SCDMA 的演进技术，目前已成为3GPP 唯一的基于TDD 技术的LTE 标准。中国全面启动的TD-LTE 产业与国际LTE 产业基本同步，并已被国际广泛接受，将为中国在引领移动通信产业的发展带来重要的机遇。TD-LTE 一方面继承了TD-SCDM A 智能天线、特殊时隙等的核心专利；另一方面， TD-LTE 可以提供更高的带宽，通过更灵活的频谱配置方案（1.4～20MHz ）来提升网络效率和单个基站效率，并且采用公共无线资源管理控制基站来简化系统结构，减少网络节点，从而更加有效地为用户提供服务[1]。在所有蜂窝系统中，无线资源管理（RRM ）的功能对于系统的性能非常重要，它决定了容量、覆盖和服务质量（QoS ）及无线接口资源的使用效率。RRM 提供空中接口的无线资源管理的功能，目的是能够提供一些机制保证空中接口无线资源的有效利用，实现最优的资源使用效率、更高的数据速率、更低的时延，从而满足系统所定义的无线资源相关的需求[2]。 1LTE 系统架构 LTE 系统在设计之初便在基于分组交换的提高数据速率、降低传输时延、提高系统性能、降低系统复杂度等系统需求方面进行了严格的定义，现有3G 系统架构难以满足LTE 的系统需求，为全面满足LTE 系统需求，系统架构也重新进行了设计。从整体上说，TD-LTE 系统和FDD-LTE 系统采用相同的系统架构，与3GPP 系统类似，分为核心网和接入网两部分； TD-LTE 和FDD-LTE 之间的差别主要表现在帧结构（TDD 帧包含特殊时隙DwPTS 和UpPTS ）和多天线配置上（TDD 沿用智能天线技术，支持8天线的波束赋形技术，FDD 最多支持4天线）[4] 。如图1所示， LTE 系统的整体架构包括演进后的核心网EPC （Evolved Packet Core network ），即图中的 M M E/S-GW 和演进后的接入网E-UTRAN 。LTE 接入网仅由演进后的节点B 即eNB （evolved Node B ）组成，提供到UE 的E-UTRA 控制面与用户面的协议终止点。eNB 之间通过X2接口进行连接，并且在需要通信的两个不同eNB 之间总是会存在X2接口。 LTE 接入网收稿日期：2010-08-02 28

LTE中的功率控制总结

LTE中的功率控制总结 1、LTE框图综述 2、LTE功率控制与CDMA系统功率控制技术的比较下表所示。 LTE CDMA 远近效应不明显明显对抗快衰落功控目的补偿路径损耗和阴影衰落功控周期慢速功控快速功控功控围小区和小区间小区具体功率目标上行：每个RE上的能量整条链路的总发射功率 EPRE；

3、LTE当中上下行分别采用OFDMA和SC-FDMA的多址方式，所以各子载波之间是正交不相关的，这样就克服了WCDMA当中远近效应的影响。为了保证上行发送数据质量，减少归属不同eNodeB 的UE使用相同频率的子载波产生的干扰，同时也减少UE的能量消耗，并使得上行传输适应不同的无线传输环境，包括路损，阴影，快衰落等。（质量平衡与信干噪比平衡的原则相结合使用，是现在功率控制技术的主流。） 4、功率控制方面，只是对上行作功率调整(采用慢速功率控制)，下行按照参数配置进行固定功率的发送，即只有eNodeB对UE的发送功率作调整。LTE中，上行功率控制使得对于相同的MCS(Modulation And Coding Scheme), 不同UE到达eNodeB 的功率谱密度（Power Spectral Density,PSD单位带宽上的功率）大致相等。eNodeB 为不同的UE分配不同的发送带宽和调制编码机制MCS，使得不同条件下的UE获得相应不同的上行发射功率。 5、对于下行信号，基站合理的功率分配和相互间的协调能够抑制小区间的干扰，提高同频组网的系统性能。严格来说，LTE的下行方向

是一种功率分配机制，而不是功率控制。不同的物理信道和参考信号之间有不同的功率配比。下行功率分配以开环的方式完成，以控制基站在下行各个子载波上的发射功率。下行RS一般以恒定功率发射。下行共享控制信道PDSCH功率控制的主要目的是补偿路损和慢衰落，保证下行数据链路的传输质量。下行共享信道PDSCH的发射功率是与RS发射功率成一定比例的。它的功率是根据UE反馈的CQI 与目标CQI的对比来调整的，是一个闭环功率控制过程。在基站侧，保存着UE反馈的上行CQI值和发射功率的对应关系表。这样，基站收到什么样的CQI，就知道用多大的发射功率，可达到一定的信噪比（SINR）目标。下行功率分配以每个RE为单位，控制基站在各个时刻各个子载波上的发射功率。下行功率分配中包括提高导频信号的发射功率，以及与用户调度相结合实现小区间干扰抑制的相关机制。下行在频率上和时间上采用恒定的发射功率。基站通过高层指令指示该恒定发射功率的数值。在接收端，终端通过测量该信号的平均接收功率并与信令指示的该信号的发射功率进行比较，获得大尺度衰落的数值。下行共享信道PDSCH的发射功率表示为PDSCH RE与CRS RE 的功率比值，即ρA和ρB。其中ρA表示时隙不带有CRS的OFDM 符号上PDSCH RE与CRS RE的功率比值（例如2天线Normal CP的情况下，时隙的第1、2、3、5、6个OFDM符号）；ρB 表示时隙带有CRS的OFDM符号上PDSCH RE与CRS RE的功