计算机组成原理大题题库

1. （11分）设机器字长32位，定点表示，尾数31位，数符1位，问：

（1） 定点原码整数表示时，最大正数是多少？最大负数是多少？

（2） 定点原码小数表示时，最大正数是多少？最大负数是多少？

2. （11分）设存储器容量为32字，字长64位，模块数m = 4，分别用顺序方式和交叉方式进行组织。

存储周期T = 200ns,数据总线宽度为64位，总线周期τ = 50ns .问顺序存储器和交叉存储器的带宽各

是多少？

3. （11分）指令格式如下所示，OP 为操作码字段，试分析指令格式特点。

31 26 22 18 17 16 15 0

4. （11分）已知某机采用微程序控制方式，其存储器容量为512×48（位），微程序在整个控制存储器

中实现转移，可控制微程序的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式，

如图所示：

（1） 微指令中的三个字段分别应多少位？

（2） 画出对应这种微指令格式的微程序控制器逻辑框图。

5． （11分）画出PCI 总线结构图，说明三种桥的功能。

6． （11分）某机用于生产过程中的温度数据采集，每个采集器含有8位数据缓冲寄存器一个，比较器

一个，能与给定范围比较，可发出“温度过低”或“温度过高”的信号，如图B1.1所示。主机采用

外设单独编址，四个采集器公用一个设备码，共用一个接口，允许采用两种方式访问：

（1） 定期巡回检测方式，主机可编程指定访问该设备中的某一采集器。

（2） 中断方式，当采集温度比给定范围过底或过高时能提出随机中断请求，主机应能判别是哪一

个采集器请求，是温度过低或过高。

请拟定该接口中有哪些主要部件（不要求画出完整的连线图），并概略说明在两

种方式下的工作原理。

图B1.1

7. 11分）求证： [ X · Y ]补=[X]补 ? （-Y 0 +∑=n i 1 Y i ? 2-i ）

8. （11分）某计算机字长16位，主存容量为64K 字，采用单字长单地址指令，共有64条指令，试采用

四种寻址方式（立即、直接、基值、相对）设计指令格式。

9. （11分）如图B2.1表示使用快表（页表）的虚实地址转换条件，快表存放在相联存贮器中，其中容量

为8个存贮单元。问：

（1）当CPU 按虚拟地址1去访问主存时，主存的实地址码是多少？

（2）当CPU 按虚拟地址2去访问主存时，主存的实地址码是多少？

（3）当CPU 按虚拟地址3去访问主存时，主存的实地址码是多少？

图B2.1

10. 11分）假设某计算机的运算器框图如图B2.2所示，其中ALU为16位的加法器（高电平工作），S A 、S B为16位锁存器，4个通用寄存器由D触发器组成，O端输出，

图B2.2

其读写控制如下表所示：

读控制

写控制

要求：（1）设计微指令格式。

（2）画出ADD ，SUB 两条微指令程序流程图。

11. （11分）画出单机系统中采用的三种总线结构。

12. （11分）试推导磁盘存贮器读写一块信息所需总时间的公式。

13. （11分）已知 x = - 0.01111 ，y = +0.11001，

求 [ x ]补

，[ -x ]补 ，[ y ]补 ，[ -y ]补 ，x + y = ？ ，x – y = ？

14. （11分）假设机器字长16位，主存容量为128K 字节，指令字长度为16位或32位，共有128条指令，

设计计算机指令格式，要求有直接、立即数、相对、基值、间接、变址六种寻址方式。

15. （11分）某机字长32位，常规设计的存储空间≤32M ，若将存储空间扩至256M ，请提出一种可能

方案。

16. (11分)图B3.1所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。已知指令存贮器IM

最大容量为16384字（字长18位），数据存贮器DM 最大容量是65536字（字长16位）。各寄存器均

有“打入”（R in ）和“送出”（R out ）控制命令，但图中未标出。

图B3.1

设处理机格式为：

17 10 9 0

加法指令可写为“ADD X （R 1）”。其功能是（AC 0） + （（R i ） + X ）→AC 1，其中（（R i ）+ X ）

部分通过寻址方式指向数据存贮器，现取R i 为R 1。试画出ADD 指令从取指令开始到执行结束的操

作序列图，写明基本操作步骤和相应的微操作控制信号。

17．（11分）总线的一次信息传送过程大致分哪几个阶段？若采用同步定时协议，请画出

读数据的时序图来说明。

18．（11分）图B3.2是从实时角度观察到的中断嵌套。试问，这个中断系统可以实行几重

中断？并分析图B3.2的中断过程。

图B3.2

19．（11分）设[x]补 =x 0.x 1x 2…x n 。 求证：x = -x 0 +∑=n i 1x i 2-i

20．（11分）指令格式如下所示，其中OP 为操作码，试分析指令格式特点。

18 12 10 9 5 4

21．（11分）以知cache 命中率 H=0.98，主存比cache 慢四倍，以知主存存取周期为200ns ，求cache/

主存的效率和平均访问时间。

22．（11分）某计算机有8条微指令I 1—I 8，每条微指令所包含的微命令控制信号见下表

，a —j 分别对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限8位，请安

排微指令的控制字段格式。

23．（11分） （1）某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个总线

时钟周期，总线时钟频率为33MHZ ，求总线带宽是多少？（2）如果一个总线中并行传送64位数据，总

线频率升为66MHZ，求总线带宽是多少？

24．（11分）磁盘、磁带、打印机三个设备同时工作。磁盘以20μs的间隔发DMA请求，磁带以30μs 的间隔发DMA请求，打印机以120μs的间隔发DMA请求，假设DMA控制器每完成一次DMA传输所需时间为2μs，画出多路DMA控制器工作时空图。

一．

25（11分）CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间。

26（11分）某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0，请分别按下述两种方式写出C4C3C2C1的逻辑表达式。

（1）串行进位方式（2）并行进位方式

27.（11分）图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B 组跨接端之间分别进行接线。74LS139是2 ：4译码器，使能端G接地表示译码器处于正常译码状态。

要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。

图B5.1

28（11分）运算器结构如图B5.2所示，R1 ，R2，R3是三个寄存器，A和B是两个三选一的多路开关，通路的选择由AS0 ,AS1 和BS0，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1……，ALU是算术/ 逻辑单元。S1S2为它的两个操作控制端。其功能如下：

图B5.2

S1S2 = 00时，ALU输出= A

S1S2 = 01时，ALU输出= A + B

S1S2 = 10时，ALU输出= A – B

S1S2 = 11时，ALU输出= A⊕B

请设计控制运算器通路的微指令格式。

29.（11分）集中式仲裁有几种方式？画出独立请求方式的逻辑图，说明其工作原理。

30.（11分）单级中断中，采用串行排队链法来实现具有公共请求线的中断优先级识别，请画出中断向量为

001010，001011，001000三个设备的判优识别逻辑图。

31（11分）设有两个浮点数 N 1 = 2j1 × S 1 , N 2 = 2j2

× S 2 ,其中阶码2位，阶符1位，尾数四位，数

符一位。设 ：j 1 = (-10 )2 ,S 1 = ( +0.1001)2

j 2 = (+10 )2 ,S 2 = ( +0.1011)2

求：N 1 ×N 2 ，写出运算步骤及结果，积的尾数占4位，要规格化结果，用原码阵列乘法器求尾数

之积。

32（11分）已知某8位机的主存采用半导体存贮器，地址码为18位，若使用4K ×4位RAM 芯片组成该机

所允许的最大主存空间，并选用模块条的形式，问：

（1） 若每个摸条为32K ×8位，共需几个模块条？

（2） 每个模块内共有多少片RAM 芯片？

（3） 主存共需多少RAM 芯片？CPU 如何选择各模块条？

33（11分）图B6.1是某SRAM 的写入时序，其中R / W 是读 、写命令控制线，当R / W 线为低电平时，

存贮器按给定地址把数据线上的数据写入存贮器。请指出图中时序的错误，并画出正确的写入时序。 图B6.1

34（11分）某计算机有如下部件：ALU ，移位器，主存M ，主存数据寄存器MDR ，主存地址寄存器MAR ，指

令寄存器IR ，通用寄存器R 0——R 3 ，暂存器C 和D 。

（1） 请将各逻辑部件组成一个数据通路，并标明数据流向。

（2） 画出“ADD R 1，（R 2）+ ”指令的指令周期流程图，指令功能是 （R 1）+（（R 2））→R 1。

ALU

图

B6.2

35（

11分）集中式仲裁有几种方式？画出计数器定时查询方式的逻辑结构图，说明其工作原理。

36（11分）刷存的主要性能指标是它的带宽。实际工作时显示适配器的几个功能部分要争用刷存的带宽。

假定总带宽的50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。

（1） 若

显示工作方式采用分辨率为1024×768，颜色深度为3B

，帧频（刷新速率）为72HZ

，计算总带

宽。

（2） 为达到这样高的刷存带宽，应采取何种技术措施？

37．(11分)求证： - [y]补 = +[-y]补

38．（11分）什么是闪速存储器？它有那些特点？

39．（11分）指令格式如下所示，OP 为操作码字段，试分析指令格式的特点。

15 10 7 4 3 0

40．（11分）某机运算器框图如图B7.1所示，其中ALU 由通用函数发生器组成，M 1—M 3为多路开关，采

用微程序控制，若用微指令对该运算器要求的所有控制信号进行微指令编码的格式设计，列出各控制

字段的编码表。

图B7.1

41．（11分）PCI 总线周期类型可指定多少种总线命令？实际给出多少种？请说明存储器读 / 写总线周期

的功能。

42．（11分）试分析图B7.2所示写电流波形属于何种记录方式。

图B7.2

43. (11分)设[x]补=x 0.x 1x 2…x n 。求证：

[x]补=2x 0+x ，其中x 0={01,010,1>=>->>x x

44. (11分)某机字长16位，使用四片74181组成算术 / 逻辑运算单元，设最低位序号标注为第0位，（1）

写出第5位的进位信号C6的逻辑表达式。

（2）估算产生C6所需的最长时间。

（3）估算最长求和时间。

45.（11分）如图B8.1表示用快表（页表）的虚实地址转换条件，快表放在相联存贮

器中，其容量为8个存贮单元，问：

（1）当CPU按虚地址1去访问主存时主存的实地址码是多少？

（2）当CPU按虚地址2去访问主存时主存的实地址码是多少？

（3）当CPU按虚地址3去访问主存时主存的实地址码是多少？

图B8.1

46.（11分）图B8.2给出了微程序控制的部分微指令序列，图中每一框代表一条微指令。分支点a由指令寄存器I R5，I R6两位决定，分支点b由条件码标志c决定。现采用断定方式实现微程序的程序控制，已知微地址寄存器长度为8位，要求：

（1）设计实现该微指令序列的微指令字顺序控制字段的格式。

（2）画出微地址转移逻辑图。

图B8.2

47.（11分）某磁盘存贮器转速为3000转 / 分，共有4个记录面，每毫米5道，每道记录信息为12288字

节，最小磁道直径为230mm ，共有275道。问：

（1） 磁盘存贮器的容量是多少？

（2） 最高位密度与最低位密度是多少？

（3） 磁盘数据传输率是多少？

（4） 平均等待时间是多少？

（5） 给出一个磁盘地址格式方案。

48.（11分）画出程序中断方式基本接口示意图，简要说明Im, IR ,EI , RD, BS 五个触发器的作用。

49. (11分）已知：x= 0.1011，y = - 0.0101，求 ：[

21x]补，[ 41 x]补，[ - x ]补，[21y]补，[41y]补，[ - y ]补 。

50. （11分）用16K × 1位的DRAM 芯片构成64K × 8位的存贮器。要求：

（1） 画出该寄存起组成的逻辑框图。

（2） 设存贮器读 / 写周期均为0.5μs ，CPU 在1μs 内至少要访存一次。试问采用哪种刷新方式比较合

理？两次刷新的最大时间间隔是多少？对全部存贮单元刷新一遍，所需实际刷新时间是多少？

51（11分）指令格式如下所示，OP 为操作码字段，试分析指令格式的特点。

15 10 7 4 3 0

52.（11分）CPU 结构如图B9.1所示，其中有一个累加寄存器AC ，一个状态条件寄存器，各部分之间的

连线表示数据通路，箭头表示信息传送方向。

（1） 标明图中四个寄存器的名称。

（2） 简述指令从主存取到控制器的数据通路。

（3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。

图B9.1

53 （11分）试推导磁盘存贮器读写一块信息所需总时间的公式。

54 （11分）如图B9.2所示的系统中断机构是采用多级优先中断结构，设备A连接于最高优先级，设备B 次之，设备C又次之。要求CPU在执行完当前指令时转而对中断请求进行服务，现假设：T DC为查询链中每个设备的延迟时间，T A、T B、T C分别为设备A、B、C的服务程序所需的执行时间，T S、T R为保存现场和恢复现场所需时间。

试问：在此环境下，此系统在什么情况下达到中断饱和？即在确保请求服务的三个设备都不会丢失信息的条件下，允许出现中断的极限频率有多高？注意，“中断允许”机构在确认一个新中断之前，先要让即将被中断的程序的一条指令指令执行完毕。

图B9.2

55.（11分）如图B10.1所示，某SRAM的写入时序图，其中R / W 是读写命令控制线，当R / W线为低电平时，存贮器按给定地址把数据线上的数据写入存贮器。请指出图中写入时序的错误，并画出正确的写入时序图。

图 B 10.1

56.（11分）由S，E，M三个域组成的一个32位二进制字所表示的非零规格化浮点数x，其值表示为：

x = （-1 ）S×（1.M ）× 2E – 128

问：其所表示的规格化的最大正数、最小正数、最大负数、最小负数是多少？

57.（11分）某计算机的数据通路如图B10.2所示，其中M—主存，MBR—主存数据寄存器，MAR—主存地址寄存器，R0-R3—通用寄存器，IR—指令寄存器，PC—程序计数器（具有自增能力），C、D--暂存器，ALU—算术逻辑单元（此处做加法器看待），移位器—左移、右移、直通传送。所有双向箭头表示信息可以双向传送。

请按数据通路图画出“ADD（R1），（R2）+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。

图 B 10.2

58.（11分）如果在一个CPU周期中要产生3个脉冲 T1 = 200ns ,T2 = 400ns ,T3 = 200ns,试画出时序产生器逻辑图。

59.（11分）已知cache / 主存系统效率为85% ，平均访问时间为60ns，cache 比主存快4倍，求主存储器周期是多少？cache命中率是多少？

60.（11分）某I / O系统有四个设备：磁盘（传输速率为500000位/ 秒），磁带（200000位/秒），打印机（2000位/秒）， CRT（1000位/秒），试用中断方式，DMA方式组织此I / O系统。（画出包括CPU部分总线控制在内的I / O方式示意图，并略作文字说明）。

61．（11 分）图B11.1为某ALU部件的内部逻辑图，图中S0、S1为功能选择控制端，Cin为最低位的进位输入端，A（A1-A4）和B（B1-B4）是参与运算的两个数，F（F1-F4）为输出结果，试分析在S0，

S1，Cin各种组合条件下输出F和输入A，B，Cin的算术关系。

图B11.1

62．（11分）设有两个浮点数x=2Ex×S x，y=2Ey×S y，Ex=(-10)2,Sx=(+0.1001)2,Ey=(+10)2,Sy=(+0.1011)2。

若尾数4位，数符1位，阶码2位，阶符1位，求x+y=？并写出运算步骤及结果。

63．（11分）机字长32位，常规设计的存储空间≤32M，若将存储空间扩展到256M，请提出一种可能方案。

64．（11分）今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，今假设完成各步操作的时间依次为100ns,100ns,80ns,50ns。

请问：（1）流水线的操作周期应设计为多少？

（2）若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要推迟多少时间进行。

（3）如果在硬件设计上加以改进，至少需推迟多少时间？

65．（11分）画出PCI总线结构框图，说明HOST总线、PCI总线、LAGACY总线的功能。

66．（11分）若设备的优先级依次为CD-ROM、扫描仪、硬盘、磁带机、打印机，请用标

准接口SCSI进行配置，画出配置图。

67．（11分）证明-[Y]补= +[-Y]补

68．（11分）设A = a n a n-1…a1a0 是已知的（n+1=5）位的二进制原码，其中最高字位为符号位，画出原码转换为补码的电路图。

69．（11分）用定量分析方法证明交叉存储器带宽大于顺序存储器带宽。

70．（11分）参见图B12.1的数据通路，画出数据指令“STA,R1,(R2)”的指令周期流程图，器含义是将寄存器R1的内容传送至（R2）位地址的贮存单元中。标出各微操作信号序列。

71．（11分）磁盘、磁带、打印机三个设备同时工作，磁盘以30μs的间隔向控制器发DMA请求，磁带以45μs的间隔发DMA请求，打印机以150μs间隔发DMA请求。假定DMA控制器每完成一

次DMA传送所需时间为5μS，画出裸露DMA控制器工作时空图。

72．（11分）有一台磁盘机，器平均寻道时间为了30ms,平均旋转等待时间为120ms，数据传输速率为500B/ms，磁盘机上存放着1000件每件3000B的数据。现欲把一件数据取走，更新

后在放回原地，假设一次取出或写入所需时间为：平均寻道时间+平均等待时间+数据

传送时间。另外，使用CPU更新信息所需时间为4ms,,并且更新时间同输入输出操作

不相重叠。试问：

（1）磁盘上全部数据需要多少时间？

（2）若磁盘及旋转速度和数据传输率都提高一倍，更新全部数据需要多少间？

73．（11分）已知X=2010×0.11011011，Y=2100×（-0.10101100），求X+Y。

74．（11分）某加法器进位链小组信号为C4C3C2C1，低位来的进位信号为C0，请

分别按下述两种方式写出C4C3C2C1的逻辑表达式。

（1）串行进位方式

（2）并行进位方式

75．（11分）指令格式结构如下所示，试分析指令格式及寻址方式特点。

15 10 9 5 4 0

76．（11分）假设某计算机的运算器框图如图B13.1所示，其中ALU为16位的加法器（高电平工作），S A 、S B为16位锁存器，4个通用寄存器由D触发器组成，O端输出，其读写控制如下表所示：

读控制

写控制

要求：（1）设计微指令格式。

（2）画出ADD ，SUB 两条微指令程序流程图（不编码）。

77．（11分）CPU 响应中断应具备哪些条件？画出中断处理过程流程图。

78．（11分）CPU 执行一段程序时，cache 完成存取的次数为5000次，主存完成存取的次数为200次。

已知cache 存取周期为40ns ，主存存取周期为160ns 。求：

1．ache 命中率H ，

2．Cache/主存系统的访问效率e ，

3．平均访问时间Ta 。

79.（11分）设有两个浮点数N 1=2j1×S 1，N 2=2j2

×S 2，其中阶码2位，阶符1位，尾数4位，数符1位。设

j 1=(-10)2 S 1=(+0.1001)2

j 2=(+10)2 S 2=(+0.1011)2

求N 1×N 2，写出运算步骤及结果，积的尾数占4位，要规格化结果，根据原码阵列

乘法器的计算步骤求尾数之积。

80.（11分）CPU 执行一段程序时，cache 完成存取的次数为3800次，主存完成存取的次数为200次，已

知cache 存取周期为50ns ，主存为250ns ，求cache /

主存系统的效率和平均访问时间。

81.（11分）指令格式结构如下，试分析指令格式及寻址方式特点。

15 10 7 4 3 0

82（11分）已知MOV ，ADD ，COM ，ADT 四条指令微程序流图B14.1，已知P （1）

图B14。1

的条件是指令寄存器OP 字段，即IR0，IR1，P （2）的条件码是进位寄存器CJ ，请设计画出微程

序控制器地址转移逻辑图。

83.（11分）某机器的中断系统采用一级链路排队，优先级别由设备距CPU 的物理位置决定（远低近高），

如图B14.2所示，DVC 0是扫描仪，DVC 1是打印机……如在某一时刻，扫描仪和打印机均产生一个事件，试

问IRQ 上的请求是谁发的？为什么？这一结论总是成立吗?

图14.2

84.（11分）已知某磁盘存储器转速为2400转/分，每个记录面道数为200道，平均查找时间为60ms ，每

道存储容量为96Kbit ，求磁盘的存取时间与数据传播率。

85.（11分）设[X]补=01111，[Y]补=11101，用带求补器的补码阵列乘法器求出乘积

X ·Y=？并用十进制数乘法验证。

86.（11分）指令格式如下所示。OP 为操作码字段，试分析指令格式特点。

31 26 22 18 17 16 15 0

87.（11分）如图B15.1（A ）是某SRAM 的写入时序图，其中R/W 是读写命令控制线，当R/W 线为低电

平时，存贮器按给定地址把数据线上的数据写入存贮器。请指出图中写入时序的错误，并画出正确的写入

时序图。

图B15.1 88.（11分）如图B15.2是从实时角度观察到的中断嵌套。试问，这个中断系统可以实行几重？并分析图中

的中断过程。

图B15.2

89.（11分）证明：一个m 段流水线处理器和具有m 个并行部件的处理器一样具有同等水平的吞吐能力。

90（11分）软盘驱动器使用双面双密度软盘，每面有80道，每道15扇区，每个扇区存储512B 。已知磁盘

转速为360转/分，假设找道时间为10-40ms ，今写入38040B ，平均需要多少时间？最长时间是多少？

91.（11分）S 、E 、M 三个域组成的一个32位二进制字所表示的非零规格化浮点数X ，其值表示为：X=（-1）

S ×（1.M ）×2E-128，问它所表示的规格化的最大正数，最小正数，最大负数，最小负数。

92．（11分）已知X=-0.01111，Y=+0.11001，求[X]补，[-X]补，[Y]补，[-Y]补，X+Y=？，X-Y=？

93．（11分）某计算机系统的内存储器由 cache 和主存构成，cache 的存取周期为45纳秒，主存的存取周

期为200纳秒。已知在一段给定的时间内，CPU 共访问内存4500次，其中340次访问主存。问：

(1) cache 的命中率是多少？

(2) CPU 访问内存的平均时间是多少纳秒？

(3) Cache-主存系统的效率是多少？

94．（11分）已知MOV ，ADD ，COM ，ADT 四条指令微程序流图，已知P （1）的条件是指令寄存器OP 字段，

即IR0，IR1，P （2）的条件码是进位寄存器C J ，请设计画出微程序控制器地址转移逻辑图。

95．（11

分）线的一次信息传送过程大致分哪几个阶段？若采用异步定时协议，请画出读数据的异步时序

图B16。1

图来说明。

96．（11分）参见图B16.2，这是一个二维中断系统，请问：

（1）在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。

（2）若CPU现执行设备B的中断服务程序，IM0,IM1,IM2的状态是什么？如果CPU的执行设备D的中断服务程序，IM0,IM1,IM2的状态又是什么？

（3）每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？（4）若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？

图B16.2

97．（11分）设[x]补=x0.x 1x2…x n 。求证：[x]补=2 x 0+ x，其中

0 （1> X ≥0）

x 0=

（0> X >-1）

98．（11分）某机字长32位，定位表示，尾数31位，数符1位，问：

(1)定点原码整数表示时，最大正数是多少？最小负数是多少？

(2)定点原码小数表示时，最大正数是多少？最小负数是多少？

99．（11分）如图B17.1表示用快表（页表）的虚实地址转换条件，快表放在相联存贮器中，其容量为8个存贮单元，问：

（1）CPU按虚地址1去访问主存时主存的实地址码是多少？

（2）当CPU按虚地址2去访问主存时主存的实地址码是多少？

（3）当CPU按虚地址3去访问主存时主存的实地址码是多少？

图B17．1

100．（11分）某机有8条微指令I1-I8，每条微指令所包含的微指令控制信号如表所示，a-j分别对应10种不同性质的微命令信号，假设一条微指令的控制字段为8位，请安排微指令的控制字段格式。

101．（11分）CD-ROM光盘的外缘有5mm宽的范围因记录数据困难，一般不使用，故标准的播放时间为60分钟。计算模式1和模式2情况下光盘存储容量是多少？

102．（11分）如图B17.2所示的系统中断机构是采用多级优先中断结构，设备A连接于最高优先级，设备B次之，设备C又次之。要求CPU在执行完当前指令时转而对中断请求进行服务，现假设：T DC为查询链中每个设备的延迟时间，T A、T B、T C分别为设备A、B、C的服务程序所需的执行时间，T S、T R 为保存现场和恢复现场所需时间。

试问：在此环境下，此系统在什么情况下达到中断饱和？即在确保请求服务的三个设备都不会丢失信息的条件下，允许出现中断的极限频率有多高？注意，“中断允许”机构在确认一个新中断之前，先要让即将被中断的程序的一条指令执行完毕。

图B17.2

103.（11分）设机器字长16位，定点表示，尾数15位，数符1位，问：

（1）定点原码整数表示时，最大正数是多少？最大负数是多少？

（2）定点原码小数表示时，最大正数是多少？最大负数是多少？

104.（11分）某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一个SRAM芯片（8K ×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16。假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0，数据总线为D15——D0，控制信号为R / W（读 / 写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求：

（1）满足已知条件的存储器，画出地址码方案。

（2）画出ROM与RAM同CPU连接图。

105.（11分）在流水CPU中，将一条指令从取指到执行结束的任务分割为一系列子任务，并使各子任务在流水线的各个过程段并发地执行，从而使流水CPU具有更强大的数据吞吐能力。请用时空图法证明这个结论的正确性。

106.（11分）画出PCI总线结构框图，并说明“桥”的功能。

107.（11分）图B18.1所示的系统采用多级优先中断结构，它要求CPU在执行完当前指令时转而对中断请求进行服务。设备A连接于最高优先级，设备B次之，设备C又次之。IRQ为中断请求信号，INT为CPU发出的中断响应信号。

现假设： T DC为硬件中断周期时间；T A，T B，T C分别为设备A，B，C的服务程序执行时间；T S，T R为保存现场和恢复现场所需时间。

请问：这种中断结构在什么情况下达到中断饱和？

图B18.1

108.（11分）CD —ROM 光盘的外缘有5mm 宽的范围因记录数据困难，一般不使用。故标准的播放时间为60分钟。请计算模式1和模式2情况下，光盘存储容量是多少？

109．（11分）设[x]补=x 0.x 1x 2…x n 求证：x =- x 0+Σi=1n x i 2

-i 110．（11分）CPU 执行一段程序时，cache 完成存取的次数为5000次，主存完成存取的次数为200次。已

知cache 存取周期为40ns ，主存存取周期为160ns 。求：

1．Cache 命中率H ，

2．Cache/主存系统的访问效率e ，

3．平均访问时间Ta 。

111．（11分）指令格式如下所示，OP 为操作码字段，试分析指令格式特点。

31 26 22 18 17 16 15 0

112．（11分）某计算机的数据通路如图B19.1所示，其中M —主存， MBR —主存数据寄存器， MAR —主存地址寄存器， R0-R3—通用寄存器， IR —指令寄存器， PC —程序计数器（具有自增能力）， C 、D--暂存器， ALU —算术逻辑单元（此处做加法器看待）， 移位器—左移、右移、直通传送。所有双向箭头表示信息可以双向传送。

请按数据通路图画出“ADD （R1），（R2）+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。

图B19.1

113．（11分）某机器的中断系统采用一级链路排队，优先级别由设备距CPU 的物理位置决定（近高远低），如图B19.2所示。DVC0是扫描仪，DVC1是打印机，。如在某一时刻，扫描仪和打印机均产生一个事件，试问IRQ 线上的请求是由谁发出的？为什么？这个结论总是成立吗？