串行ADC TLC549读取实验,Verilog版本

时序图

笔记

源代码顶层文件

数码管驱动https://www.wendangku.net/doc/a81000223.html,/yuphone/archive/2011/04/24/2026318.html TLC549驱动

Signaltap硬件仿真

参考资料

Verilog编码风格

Verilog编码风格 嵌入式开发2010-05-03 15:28:13 阅读14 评论0 字号：大中小订阅 这是以前公司的对fpga代码编写的要求 良好代码编写风格的通则概括如下： （1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； （2）使用有意义的信号名、端口名、函数名和参数名； （3）信号名长度不要太长； （4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀； （5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； （6）对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； （7）对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； （8）当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； （9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； （10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等； （11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； （12）每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性； （13）建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心 2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力； （14）在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字； （15）在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：

Verilog HDL实验报告

HDL实验报告 专业电子科学与技术 姓名 学号 指导老师

1 实验一Modelsim仿真软件的使用 1.1 实验目的 (1)熟悉Modelsim 软件； (2)掌握Modelsim 软件的编译、仿真方法； (3)熟练运用Modelsim 软件进行HDL 程序设计开发。 1.2 实验步骤 (1)学习使用Modelsim软件； (2)分析原理及功能； (3)用Verilog HDL编写程序； (4)编写测试程序进行仿真； (4)观察波形，分析仿真结果是否正确。 1.3 实验内容 用Verilog HDL 程序实现一个异或门，Modelsim 仿真，观察效果。 1.4.1 程序 module my_xor(ina,inb,out); input ina,inb; output out; assign out=ina^inb; endmodule module t_xor; reg ina,inb; wire out; initial begin ina=1'b0; forever #20 ina=~ina; end initial begin inb=1'b0; forever #10 inb=~inb; end my_xor tt(.ina(ina),.inb(inb),.out(out)); endmodule

2 实验二简单组合电路设计 2.1 实验目的 (1)掌握基于Modelsim 的数字电路设计方法； (2)熟练掌握HDL 程序的不同实现方法 2.2 实验步骤 (1)分析原理及功能； (2)根据原理用Verilog HDL编写程序； (3)编写测试程序进行仿真； (4)观察波形，分析仿真结果是否正确。 2.3 实验内容 设计一个三人表决器(高电平表示通过) ，实验内容如下： (1)三个人，一个主裁判，两个副裁判； (2)规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。使用Verilog HDL 程序实现上述实验内容，并使用modelsim 仿真(要求：至少使用两种方法实现上述实验内容和testbench)。 2.4.1 程序 方法1： module voter(v0,v1,v2,y); input v0,v1,v2; output y; assign y=v0|(v1&v2); endmodule 方法2： module voter(v0,v1,v2,y); input v0,v1,v2; output reg y; always @(v0,v1,v2) begin if(v0) y=1;

实验四：串行接口输入输出实验

实验四串行接口输入输出实验 一、实验目的 1、学习TEC-2000教学计算机I/O接口扩展的方法； 2、学习串行通信的基本知识，掌握串行通信接口的设置和使用方法。 二、实验说明 1、TEC－2000教学机配置了两个串行接口COM1和COM2，其中COM1口是系统默认的串行接口，上电复位后，监控程序对其进行初始化，并通过COM1与PC机终端相连，监控程序负责对COM1进行管理。COM2口预留给实验者扩展使用，监控程序不对COM2进行任何处理，实验者需要对COM2进行初始化、使用和管理。 2、实验前查阅有关资料，了解可编程串行通信接口芯片8251的工作原理，了解8251复位、初始化、数据传输过程控制等方面的知识。注意，①每次对8251复位后（即按了“RESET”键），都需要对其进行初始化，然后再进行正常的数据传输；②每次复位后，只能对8251进行1次初始化，多次初始化将导致串口工作不正常。 3、在使用COM2口时，需要将两片8251芯片之间的跳线短接（缺省状态），以便为COM2正常工作提供所需的控制信号和数据；此外，还需要为其分配端口地址。教学机已将COM2口的C/（/D）与地址总线的最低位A0相连，但片选信号/CS未连，只引出1个插孔，实验时，应将该插孔与标有“I/O /CS”的7个插孔中的1个相连。 三、实验内容 1、为扩展I/O口选择一个地址，即将8251的/CS与标有I/O /CS的一排插孔中的一个相连。 2、将COM2口与终端或另一台运行有PCEC16的PC机的串口相连。 3、用监控程序的A命令，编写一段小程序，先初始化COM2口，再向COM2口发送一些字符，也可从COM2口接收一些字符，或实现两个串口的通信。 四、实验要求 应了解监控程序的A命令只支持基本指令，扩展指令应用E命令将指令代码写入到相应的存储单元中。 五、实验步骤 1、为扩展I/O接口选择一个地址，将8251的/CS与标有I/O /CS的插孔中地址为90~9F的插孔相连； 2、将教学机COM1口与微机PC1相连，在PC1上运行PCEC16.EXE，进入联机状态后保持PCEC的运行状态； 3、断开教学机COM1与PC1的串口线，将其连接到另一台微机PC2的串口上，在PC2上运行PCEC16.EXE联机； 4、用另一条串口线将PC1与教学机的COM2接口相连。 5、与COM1相连的PC2作为主PC，在主PC2上输入程序，和COM2连接的从PC1只作数据输入输出； 6、在主PC上用A、E命令编程对实验机的COM2口进行操作。 1）程序1：初始化COM2口 主PCEC在命令行提示符状态下输入： A 2000 从2000H单元开始输入下面的程序： 2000：MVRD R0，004E ；给R0赋值004E（8251模式寄存器参数） 2002：OUT 91 ；将R0的值输出到COM2口中8251的模式寄存器（地址为0091H） 2003：MVRD R0，0037 ；给R0赋值0037（8251控制寄存器参数） 2005：OUT 91 ；将R0的值输出到COM2口中8251的控制寄存器（地址同为0091H） 2006：RET 在命令行提示符状态下输入G 2000运行初始化程序，完成对COM2口的初始化。注意：每次按“RESET”按键后，在对COM2进行读写操作之前，都应运行该程序。注意，按一次“RESET”按键后，只能对COM2口进行一次初始化操作。 2）程序2：从与COM2口相连的PC输入字符串，在与COM1口相连的PC上显示该字符串。 主PCEC在命令行提示符状态下输入：

verilog hdl 实验报告

Verilog HDL数字系统设计 实验报告汇总 任课教师 实验者姓名 学号 实验指导教师

姓名学号 时间地点 实验题目阻塞赋值与非阻塞赋值的区别 一．实验目的与要求 (1)通过实验，掌握阻塞赋值与非阻塞赋值的概念与区别; (2)了解非阻塞赋值和阻塞赋值的不同使用场合; (3)学习测试模块的编写,综合和不同层次的仿真。 二．实验环境 仿真软件： modlsim6.2SE 三．实验内容 阻塞赋值与非阻塞赋值,在教材中已经了解了他们之间在语法上的区别以及综合后所得到的

电路结构上的区别。在always块中,阻塞赋值可以理解为赋值语句是并发执行的。时序逻辑设计中,通常都使用非阻塞赋值语句,而在实现组合逻辑的assign结构中,或者always快结构中都必须采用阻塞赋值语句。 四．系统框图 五．实验波形图 六．实验体会 (1)一开始使用modelsimSE6.2时候不知道建立工作区的方法。后面请教了毕老师才知道如何来建立工作区。 (2)编译时候错误看不懂，细心找才发现‘ ` 两个符号有区别 (3)波形找不到，后来发现时没有放大。 七．代码附录： 源代码：

// ---------- 模块源代码：---------------------- // ------------- blocking.v --------------- module blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b = a; c = b; $display("Blocking: a = %d, b = %d, c = %d ",a,b,c); end endmodule //------------- non_blocking.v ------------------- module non_blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b <= a; c <= b; $display("Non_Blocking: a = %d, b = %d, c = %d ",a,b,c); end endmodule 测试模块： // ---------- 测试模块源代码：-------------------------- //------------- compareTop.v -----------------------------

Verilog实验报告交通灯

V e r i l o g实验报告交通 灯 集团标准化工作小组 [Q8QX9QT-X8QQB8Q8-NQ8QJ8-M8QMN]

V e r i l o g实验报告---第四次交通灯 班级：集电0802班 姓名：张鹏 学号： 04086057 序号： 16 一、规范 （1）具有开关功能：当reset=0时红绿灯关闭，使主支干道六个灯全灭； （2）具有四个功能：当reset=1且func=2’b00时，主干道和支路正常计数； 且func=2’b01时，支干道一直绿灯，主干道一直红灯； 且func=2’b10时，主干道一直绿灯，支干道一直红灯； 且func=2’b11时，主干道和支干道一直黄灯闪； （3）计数器频率：运行频率2Hz计数器； （4）信号灯种类：红、黄、绿； （5）信号灯计执行时间关系：主干道：绿灯常亮+绿灯闪+黄灯=支干道：红灯常亮； 此设计中： 主干道：绿灯常亮=57s,T绿灯闪=3s,T黄灯亮=3s 支干道：绿灯常亮=15s,T绿灯闪=3s,T黄灯亮=3s （6）信号灯到计时功能：信号灯预置后，开始执行2Hz计数器； （7）信号灯跳转功能：当各信号灯计时至T时在下一个时钟信号上升沿到来时自动转为下一状态； （8）信号灯各状态跳转关系：绿-黄-红-绿； 二、输入输出定义

状态转移图： 四、测试代码 module frequency_divider_small(reset,clk,out); eset(reset),.clk(clk),.func(func),.green(green),.red(red),.yellow(yellow)); always #10 clk=~clk; initial begin reset=0; clk=1; func=2'b00; #20 reset=1; #21000 func=2'b01; #10000 func=2'b10; #10000 func=2'b11; end endmodule 波形： 五、源代码 module frequency_divider(reset,clk,out);eset(reset),.clk(clk),.out(in));//调用分频模块 always @ (posedge clk or negedge reset) if(!reset) begin cnt<=7'd0; state<=3'd1; green<=2'b00; red<=2'b00; yellow<=2'b00; end else if(in)//分频器结果当主模块始能 if(func==2'b00)//选择不同功能控制开关 if(cnt==7'd0) case(state)//选择不同状态 3'd1:begin cnt<=greentime1<<1;

实验五：串行接口输入输出实验

实验五串行接口输入/输出实验 一、实验目的 1、学习TEC－XP+教学计算机I/O接口扩展的方法； 2、学习串行通信的基本知识，掌握串行通信接口芯片的设置和使用方法。 二、实验说明 1、TEC-XP+教学计算机的I/O结构 TEC-XP+教学计算机配置有COM1和COM2两个串行接口，其中COM1是TEC-XP+默认的标准接口，与PC终端相连接，监控程序负责对COM1进行初始化和使用管理。COM2预留给用户扩展使用，监控程序不能识别COM2，也不对COM2进行任何操作，用户需要对COM2进行初始化和使用管理。COM1和COM2均由可编程串行通信接口芯片intel8251芯片构成。 2、Intel8251的组成及控制和使用方法 可编程串行通信接口芯片Intel8251支持同步和异步两种通信方式。在异步方式下，波特率为0~19.2Kbps，数据位可为5、6、7或8位，可设1个奇偶校验位，1个起始位，1个、1.5个或2个停止位。Intel8251内部有7个功能模块负责实现与CPU的数据交换以及与I/O设备的数据通信功能，内部有6个寄存器，其中与异步通信方式的有关的寄存器有5个，即模式寄存器、控制寄存器、状态寄存器、数据发送寄存器和数据接收寄存器。 模式寄存器的功能是设定intel8251的工作模式，控制寄存器的功能是控制intel8251的数据发送和接收等工作过程，状态寄存器的功能是反映intel8251数据发送和接收等工作的状态，各寄存器的格式如图5-1、图5-2和图5-3所示。当CPU把需发送的数据写入数据发送寄存器后，intel8251将自动把数据组成帧并逐位发送出去。Intel8251能自动完成数据接收操作，并把接收到的数据存放在数据接收寄存器中，CPU 从中读取即可。 图5-1模式寄存器格式图5-2 控制寄存器格式 图5-3 状态寄存器格式 CPU对模式寄存器、控制寄存器和数据发送寄存器只能写入，不能读出。对状态寄存器和数据接收寄存器只能读出，不能写入。Intel8251使用2个地址来访问内部的寄存器，其中用偶地址访问数据发送寄存

Verilog实验报告

实验报告格式要求 一、实验报告内容包括： （1）实验名称。 （2）实验目的。 （3）实验仪器及编号。写明仪器名称、型号、编号。 （4）实验原理。简单叙述有关实验原理（包括电路图或光路图或实验装置示意图）及测量中依据的的公式，式中各量的物理含义及单位，公式成立所应满足的实验条件等。 （5）实验内容及步骤。根据实验内容及实际的实验过程写明关键步骤和安全注意要点。 （6）实验观测记录。记录原始测量数据、图形等有关原始量，形式上要求整齐规范。 （7）数据处理结果。根据实验要求，采用合适的方法进行数据处理，误差分析，最后写出实际结果。 （8）小结或讨论。内容不限。可以是实验中的现象分析，对实验关键问题的体会，实验的收获和建议，也可解答思考题。 二、书写次序 （1）到（5）是进行实验预习时就应该完成的。（6）在实验中完成。做完实验后再在预习报告基础上完成（7）（8）两项。 完成一个实验，就是一次最基本的科研训练，从预习到写出一个实验报告，每一步都有极其丰富的学习内容，要积极思考，认真对待。

实验（一）简单的组合逻辑设计 实验日期2014-10-31 同组者姓名 一、实验目的 [1] 掌握基本组合逻辑电路的实现方法 [2] 初步了解两种基本组合逻辑电路的生成方法 [3] 学习测试模块的编写 [4] 通过综合和布局布线了解不同层次仿真的物理意义 二、实验仪器 计算机、FPGA开发板 三、实验内容 [1] 在ISE软件环境中进行一次完整的设计流程，并在FPGA开发板上实现与门的功能。 [2] 完成一个可综合的数据比较器的程序。 [3] 完成数据比较器的测试模块。 [4] 发挥部分：设计一个多位（2位）的数据比较器并在FPGA开发板上实现该比较器。 四、实验步骤、分析及结果（在下面写出你的代码） 代码： module compare( input a, input b, output c ); assign c=a&b; endmodule 结果如图所示：

串行输入并行输出的移位寄存器-EDA仿真

串行输入/并行输出的移位寄存器 //功能模块部分 module shifter_sipo(data_in,clk,clr,shift_en,data_out); //定义模块名及输入、输出变量parameter size=4; //定义size为常数4 input data_in,clk,clr,shift_en; //输入端口 output [size:1] data_out; //输出端口 reg [size:1] data_out; //输出变量为四位的寄存器型 always@(posedge clk) //always过程块[敏感事件列表（时钟上升沿有效）] if(!clr) //如果清零信号不为零 data_out='b0; //把二进制0赋给输出端口data_out else if(shift_en) //如果shift-en不为0 begin //串行块 data_out=data_out<<1; // data_out左移一位，结果原赋给data_ou data_out[1]=data_in; //把输入端口的值赋给输出端口的第一位 end endmodule //测试模块部分 module sti_shifter；//测试模块名 parameter size=8; //定义size为常数8 wire [size:1] data_out; //定义data_out为8位的连线形 reg clk,clr,data_in,shift_en; //定义clk,clr,data_in,shift_en为寄存型shifter_sipo sh1(data_in,clk,clr,shift_en,data_out); //调用功能模块 defparam sh1.size=size; //对实例sh1的size变量进行重新赋值initial begin // initial过程块 clk = 0; //把0赋给变量clk clr = 1; //把1赋给变量clr shift_en=1; // 把1赋给变量shift_en data_in = 0; // 把0赋给变量data_in #10 data_in=1; //10个时间单位后，把1赋给变量data_in #20 data_in=0; //20个时间单位后，把0赋给变量data_in #30 data_in=1; //30个时间单位后，把1赋给变量data_in #40 data_in=0; //40个间单位后，把0赋给变量data_in #50 clr=0; //50个时间单位后，把0赋给变量clr #10 data_in=1; //10个时间单位后，把1赋给变量data_in #20 clr=1; //20个时间单位后，把1赋给变量clr #50 shift_en=0; // 50个时间单位后，把0赋给变量shift_en #40 data_in=0; // 40个时间单位后，把0赋给变量data_in #10 shift_en=1; // 10个时间单位后，把1赋给变量shift_en #40 data_in=1; // 40个时间单位后，把1赋给变量data_in #20 $finish; //20个时间单位后，结束仿真任务 end // initial begin always #5 clk = ~clk; //产生时钟信号 always #10 $display ($time," clr=%b shift_en=%b data_in=%b ->data_out=%b

数字逻辑实验报告-Verilog时序逻辑设计

电子科技大学 实验报告 学生姓名：任彦璟学号：2015040101018 指导教师：吉家成米源王华 一、实验项目名称：Verilog时序逻辑设计 二、实验目的： 掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。 设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。 设计同步计数器74x163 。 三、实验内容： 1．设计边沿D触发器74x74。 2．设计通用移位寄存器74x194。 3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。 4．设计4位同步计数器74x163。 四、实验原理： 74x74逻辑电路图

CLK_D CLR_L_D S1_L S1_H S0_L S0_H w1 w2 w3 w4 w5 w6 w7 w8 w9 w10 w11 w12 w13 w14 w15 w16 w17 w18 w19 w20 74x194逻辑电路图 3位LFSR逻辑电路图

74x163逻辑电路图 上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述 五、实验器材（设备、元器件）： PC 机、Windows XP 、Anvyl 或Nexys3开发板、Xilinx ISE 14.7开发工具、Digilent Adept 下载工具。 六、实验步骤： 实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。 七、关键源代 码及波形图： 1．D 触发器的Verilog 代码 源码如下 module vr74x74(CLK, D, PR_L, CLR_L, Q, QN); input CLK, D, PR_L, CLR_L ; output Q, QN ; wire w1, w2, w3, w4 ; nand (w1, PR_L, w2, w4); nand (w2, CLR_L, w1, CLK) ; nand (w3, w2, CLK, w4) ; nand (w4, CLR_L, w3, D) ; nand (Q, PR_L, w2, QN); nand (QN, Q, w3, CLR_L); endmodule

Verilog的135个经典设计实例

【例3.1】4位全加器 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 【例3.2】4位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out<=0; //同步复位 else out<=out+1; //计数 end endmodule 【例3.3】4位全加器的仿真程序 `timescale 1ns/1ns `include "adder4.v" module adder_tp; //测试模块的名字 reg[3:0] a,b; //测试输入信号定义为reg型 reg cin; wire[3:0] sum; //测试输出信号定义为wire型 wire cout; integer i,j; adder4 adder(sum,cout,a,b,cin); //调用测试对象 always #5 cin=~cin; //设定cin的取值 initial begin a=0;b=0;cin=0; for(i=1;i<16;i=i+1) #10 a=i; //设定a的取值 end - 1 -

initial begin for(j=1;j<16;j=j+1) #10 b=j; //设定b的取值 end initial//定义结果显示格式 begin $monitor($time,,,"%d + %d + %b={%b,%d}",a,b,cin,cout,sum); #160 $finish; end endmodule 【例3.4】4位计数器的仿真程序 `timescale 1ns/1ns `include "count4.v" module coun4_tp; reg clk,reset; //测试输入信号定义为reg型 wire[3:0] out; //测试输出信号定义为wire型 parameter DELY=100; count4 mycount(out,reset,clk); //调用测试对象 always #(DELY/2) clk = ~clk; //产生时钟波形 initial begin//激励信号定义 clk =0; reset=0; #DELY reset=1; #DELY reset=0; #(DELY*20) $finish; end //定义结果显示格式 initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out); endmodule 【例3.5】“与-或-非”门电路 module AOI(A,B,C,D,F); //模块名为AOI(端口列表A，B，C，D，F) input A,B,C,D; //模块的输入端口为A，B，C，D output F; //模块的输出端口为F - 2 -

Verilog 实验指导书

实验一简单组合逻辑电路的设计 一实验要求 1.用verilog HDL语言描写出简单的一位数据比较器及其测试程序； 2.用测试程序对比较器进行波形仿真测试；画出仿真波形； 3. 总结实验步骤和实验结果。 二实验原理与内容 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns //定义时间单位。 module comparetest; reg a,b; wire equal; initial //initial常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 endmodule

实验7串行接口输入输出实验

北京林业大学 11学年—12学年第 2 学期计算机组成原理实验任务书 专业名称：计算机科学与技术实验学时： 2 课程名称：计算机组成原理任课教师：张海燕 实验题目：实验七串行接口输入输出实验 实验环境：TEC-XP+教学实验系统、PC机 实验内容 1．串行接口输入输出； 2．串行接口扩展。 实验目的 学习串行口的正确设置与使用。 实验要求 1．实验之前认真预习，明确实验的目的和具体实验内容，做好实验之前的必要准备。 2．想好实验的操作步骤，明确通过实验到底可以学习哪些知识，想一想怎么样有意识地提高教学实验的真正效果； 3．在教学实验过程中，要爱护教学实验设备，记录实验步骤中的数据和运算结果，仔细分析遇到的现象与问题，找出解决问题的办法，有意识地提高自己创新思维能力。 4．实验之后认真写出实验报告，重点在于预习时准备的内容，实验数据，运算结果的分析讨论，实验过程、遇到的现象和解决问题的办法，自己的收获体会，对改进教学实验安排的建议等。善于总结和发现问题，写好实验报告是培养实际工作能力非常重要的一个环节，应给以足够的重视。 必要知识 串行接口是计算机主机和某些设备之间实现通信，硬件造价比较低廉、标准化程度比较高的一种输入输出接口线路，缺点是通信的速度比较低。从在程序中使用串行接口芯片的角度看，接口芯片内有用户可以访问的4个寄存器，分别是接收CPU送来数据的输出数据缓冲

寄存器，向CPU提供数据的输入数据缓冲寄存器，接收CPU发来的控制命令的控制寄存器，向CPU提供接口运行状态的状态寄存器，必须有办法区分这4个寄存器。接口芯片中还有执行数据串行和并行转换的电路，接口识别电路等。 串行接口用于执行数据的输入输出操作。一次输入或输出操作通常需要两个操作步骤完成，第一步是为接口芯片提供入出端口地址，即把指令寄存器低位字节的内容（8位的IO端口地址）经过内部总线和运算器部件写进地址寄存器AR，第二步是执行输入或输出操作，若执行输入指令IN，则应从接口芯片读出一个8位的数据并经过数据总线DB和内部总线IB写进寄存器堆中的R0寄存器，若执行OUT指令，则需要把R0寄存器的内容经过内部总线IB和数据总线DB写入接口芯片。接口芯片与输入输出设备之间的数据传送过程无需另外管理，会自动完成。 教学计算机使用8位的IO端口地址，安排在IN和OUT指令的低位字节，指令的高8位用作指令操作码，16为的指令编码全部占满，已经不能再指定要使用的通用寄存器，最终决定用对IN和OUT指令默认使用运算器中的R0完成输入输出操作。IO地址端口的高4为（最高一位的值一定为1）用于通过译码电路产生接口芯片的8个片选信号，低4位用于选择一个芯片内最多16个寄存器。教学计算机中，只为每个串行口芯片地址分配了两个地址，第一路串行接口的端口地址为80H/81H，第二路串行接口的端口地址可以由用户从90/91~F0/F1这8对中选择，把译码器的一个输出连接到接口芯片的片选信号引脚。两个端口地址如何能够按照选择接口芯片内的4个寄存器呢？请注意，4个寄存器中的两个只用于输入，仅对IN 指令有用，另外两个只用于输出，仅对OUT指令有用。2个端口地址和2条输入输出指令有如下4种组合，分别实现如下4项功能： IN 80：完成从接口芯片输入数据缓冲器读出8位数据并传送到R0寄存器低位字节； OUT 80：完成把R0寄存器低位字节的8位数据写入到接口芯片的输出数据缓冲器； IN 81：完成从接口芯片状态寄存器读出8位接口状态信息并传送到R0寄存器低位字节； OUT 81：完成把R0寄存器低位字节的8位命令信息写入到接口芯片的命令寄存器。 可以看到，偶数地址用于输入输出数据，奇数地址用于输入输出状态或命令信息。 实验说明 1．TEC-XP＋配置了两个串行接口COM1 和COM2，其中COM1 口是系统默认的串行口，加电复位后，监控程序对其进行初始化，并通过该口与PC 机或终端相连；而COM2 口，留给用户扩展用。

verilog实验3

实验三 一、实验内容 用Verilog HDL语言编写二分频器电路模板，四分频器电路模块，八分频器电路模块，并编写测试模块仿真。 二、主要程序 1.电路模块： moduletwo_div(clk1, clk2, clk4, clk8, rst); output clk2, clk4, clk8; reg clk2, clk4, clk8; input clk1, rst; always @(posedge clk1 or negedgerst) begin if(!rst) begin clk2 = 0; clk4 = 0; clk8 = 0; end else if(clk1) begin clk2 = ~clk2; if(clk2) begin clk4 = ~clk4; if(clk4) clk8 = ~clk8; end end end endmodule

测试模块： `timescale 1 ns/ 1 ns moduletwo_div_vlg_tst(); // constants // general purpose registers regeachvec; // test vector input registers reg clk1; regrst; wire clk2; wire clk4; wire clk8; two_div i1 ( .clk1(clk1), .clk2(clk2), .clk4(clk4), .clk8(clk8), .rst(rst) ); initial begin #1 rst = 1; clk1 = 0; #1 rst = 0; #1 rst = 1; #500 $stop; end always // optional sensitivity list

2.4.1 并行输入串行输出

2.4.1 并行输入串行输出移位寄存器实验 1.步骤： （1）新建工程SHIFT8R； （2）新建VHDL文件SHIFT8R.vhd，编写程序如下： --带有同步并行预置功能的8位右移移位寄存器:SHIFT8R.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHIFT8R IS PORT( CLK , LOAD : IN STD_LOGIC ; --CLK是移位时钟信号、LOAD是并行数据预置使能信号DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --DIN是8位并行预置数据端口 QB : OUT STD_LOGIC ); --QB是串行输出端口 END ENTITY SHIFT8R; ARCHITECTURE BEHAV OF SHIFT8R IS BEGIN PROCESS(CLK,LOAD) VARIABLE REG8 : STD_LOGIC_VECTOR( 7 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK='1' THEN IF LOAD='1' THEN REG8 := DIN; --装载新数据 ELSE REG8(6 DOWNTO 0):= REG8(7 DOWNTO 1); -- 此语句表明：一个时钟周期后将上一时钟周期移位寄存器中的高7位 -- 二进制数赋给此寄存器的低7位 END IF; END IF; QB <= REG8(0); END PROCESS; -- 输出最低位 END ARCHITECTURE BEHAV; （3）保存后编译； （4）新建波形图SHIFT8R.vwf，编辑输入波形； （5）进行功能仿真； （6）进行时序仿真； （7）资源分配； （8）编译后，生成可以配置到CPLD的POF文件。 2.功能仿真结果及分析： 输入：DIN[7：0]8为并行输入信号 输出：QB为串行输出信号 控制：CLK为时钟信号 LAOD并行数据预置使能信号

华中科技大学Verilog语言实验报告

计算机科学与技术学院

目录 1数据通路实验 (1) 1.1实验目的 (1) 1.2实验内容及要求 (1) 1.3实验方案 (2) 1.4实验步骤 (2) 1.5故障及分析 (2) 1.6仿真与结果 (3) 1.7心得与体会 (4) 2FSM实验 (6) 2.1实验目的 (6) 2.2实验内容及要求 (6) 2.3实验方案 (7) 2.4实验步骤 (7) 2.5故障及分析 (8) 2.6仿真与结果 (8) 2.7心得与体会 (9) 3意见和建议 (11) 4附录 (13)

1 数据通路实验 1.1 实验目的 综合应用掌握的简单组合电路和时序电路的设计方法，完成一个简单的数据通路的设计。 1.2 实验内容及要求 1. 根据下图给出的数据通路（图中R0、R1和ACC是寄存器，+是加法器，其它则是多路选择器），完成相应的Verilog程序设计，图中数据线的宽度为8位，要求可以扩充至16位或者是32位； 2. 根据下图给出的数据通路（图中SUM和NEXT是寄存器，Memory是存储器，+是加法器，==0是比较器，其它则是多路选择器），完成相应的Verilog程序设

计，图中数据线的宽度为8位，要求可以扩充至16位或者是32位。 实验要求：程序必须自己编写，满足数据通路设计要求，综合结果正确。 1.3 实验方案 根据要求，先把选择器、加法器、寄存器、比较器和存储器分模块编写，在主模块中根据数据通路调用即可。题目中要求数据线宽度为8位，并且可以扩充至16位或32位，所以在前面定义WIDTH，利用parameter的参数传递功能来实现。 1.4 实验步骤 1.分模块编写代码（见附录） 2.运行综合Run Synthesis 3.综合成功后检查RTL Analysis中的电路图Schematic 1.5 故障及分析 刚开始跑出来很多线是断的，后来发现是引脚对应部分的代码没有写完整。后来加法器和ACC的参数顺序写错，导致接线与题给的不一致，发现问题后及时改

verilog实验60进制计数器

module counter60(clk_in,clkout,rst,out); input clk_in,rst; output [6:0] out; output clkout; reg [6:0] out1; reg [6:0] out2; reg [3:0] cnth; reg [3:0] cntl; reg [7:0] cnt; always @(posedge clk_in) begin if(!rst) cnt<=8'd0; else cnt<=cnt+8'd1; end assign clkout=cnt[4]; always @(posedge clkout or negedge rst) begin if(!rst) {cnth,cntl}<=8'd0; else if(cnth==5&&cntl==9) {cnth,cntl}<=8'd0; else if(cntl==4'd9) begin cntl<=4'd0; cnth<=cnth+4'd1; end else cntl<=cntl+4'd1; end always @(cnth) begin case(cnth) 4'd0:out1=7'b011_1111;//0 4'd1:out1=7'b000_0110;//1 4'd2:out1=7'b101_1011;//2 4'd3:out1=7'b100_1111;//3 4'd4:out1=7'b110_0110;//4 4'd5:out1=7'b110_1101;//5 default:out1=7'b011_1111;//0 endcase end

串行输入并行输出

串行出入并行输出寄存器实验1.步骤： （1）新建工程SHIFT8 （2）新建VHDL文件，编写程序如下： --串行输入并行输出寄存器: LIBRARY IEEE; USE Shift8 IS PORT( DI ,CLK : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY Shift8; ARCHITECTURE BEHA OF SHIFT8 IS SIGNAL TMP : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS(CLK) BEGIN IF(CLK'EVENT AND CLK='1') THEN TMP(7)<=DI; FOR I IN 1 TO 7 LOOP TMP(7-I)<=TMP(8-I); END LOOP; END IF; END PROCESS; DOUT<=TMP; END ARCHITECTURE BEHA; （3）保存后编译；

（4）新建波形图，编辑输入波形； （5）进行功能仿真； （6）进行时序仿真； （7）资源分配； （8）编译后，生成可以配置到CPLD的POF文件。 2.功能仿真结果及分析： 输入：DI为串行输入信号 输出：DOUT[7：0]为并行输出信号 控制：CLK为时钟信号 （1）功能仿真 波形分析：DI串行输入“01010101” DOUT[0：7]并行输出“01010101” 因此，该设计能够实现串行输出并行输出的功能。（2）时序仿真

从波形图看出来，并行输出中两条相邻输出时间延迟为. 3.资源分配