手把手课堂-赛灵思FPGA设计时序约束指南
手把手课堂:赛灵思FPGA设计时序约束指南
作者：Austin Lesea，首席工程师 Xilinx Inc. Austin.lesea@https://www.wendangku.net/doc/a110066298.html,
作为赛灵思用户论坛的定期访客（见https://www.wendangku.net/doc/a110066298.html,），我注意到新用户往往对时序收敛以及如何使用时序约束来达到时序收敛感到困惑。为帮助FPGA设计新手实现时序收敛，让我们来深入了解时序约束以及如何利用时序约束实现FPGA 设计的最优结果。
何为时序约束？
为保证设计的成功，设计人员必须确保设计能在特定时限内完成指定任务。要实现这个目的，我们可将时序约束应用于连线中——从某 FPGA 元件到 FPGA 内部或 FPGA 所在 PCB 上后续元件输入的一条或多条路径。
在 FPGA 设计中主要有四种类型的时序约束：PERIOD、OFFSET IN、OFFSET OUT 以及 FROM: TO（多周期）约束。
PERIOD 约束与建组
每个同步设计要有至少一个PERIOD 约束（时钟周期规格），这是最基本的约束类型，指定了时钟周期及其占空比。若设计中有不止一个时钟，则每个时钟都有自己的 PERIOD 约束。PERIOD约束决定了我们如何进行布线，来满足设计正常工作的时序要求。
为简化时序约束应用过程，常常可将具有类似属性的连线分组为一组总线或一组控制线。这样做有助于完成正确为设计约束定义优先级这一关键步骤。
设计约束优先次序排列
若设计有多重约束，则需进行优先次序排列。一般来说，约束的一般性越强，其优先级越低。相反，约束的针对性越强，其优先级越高。举例来说，时钟网络上的某个一般性 PERIOD 约束将被特定网络的具有更高优先级的 FROM: TO 约束所覆盖。
特定 FROM: TO（或 FROM: THRU:TO）约束在时钟域内任意网络中的重要性均高于一般性约束。
为便于进行约束的优先级排列，可运行赛灵思时序分析器（ISE? Design Suite 中的静态时序分析工具），并生成时序规格迭代报告，即常说的 .tsi 报告。该报告说明了各约束间是如何迭代的，以及该工具如何为各约束设置默认优先级。采用 PRIORITY 约束关键词可手动设置任一时序约束的优先级并使其优先于默认的或预先设定的优先级。这对同一路径上的两个或多个时序约束发生冲突时尤
为有用。这里的优先级指的是同一路径上有两个或多个时序约束时，该应用哪一个。其余的低优先级约束则被忽略。优先级可在 -10 ~ +10 的范围内设置。
PRIORITY 值越低，优先级越高。注意该值不会影响到哪些路径应率先布局和走线，只有当优先级相同的两个约束出现在同一路径上时，它才会影响由哪个约束控制该路径。
下面将以 PERIOD 只控制从同步元件到同步元件之间的网络，如 FFS 到FFS 为例来进一步介绍（约束以蓝色显示如下）：
创建名为 tnm_clk20 的 TIMEGRP（时序分组），包含网络 clk20 驱动的所有下游同步组件。这些同步元件间的所有路径均受时序规格“TS_clk20: 20ns”（同步元件到同步元件 20 纳秒的时间要求）的约束。“HIGH 50%”指 clk20 的占空比为50/50。
在第二个例子中，我们使用 FROM:TO 约束来定义对两个分组间路径的要求，即：
该命令的作用是告知工具，确保数据从时序分组“my_from_grp”包含的元件到“my_to_grp”的元件所用时间为 40纳秒。时序分析器仍将计算从源分组到目标分组的时钟偏移，不过若时钟关联，则优先级较低。也可使用如下预定义分组：
若不选定时间单位（纳秒、皮秒等），则工具将自动默认为纳秒。例如，可这样写约束：
也可只写From 或只写To ，以使其更具一般性：
如前所述，工具将自动默认上文所述所有 FROM: TO 约束的优先级高于PERIOD 约束，除非另有规定。
详细查看 .tsi 报告
除帮助查看时序约束迭代外，.tsi 报告还就如何改进通用约束文件 (UCF) 中的约束提供方法建议。该报告还会告知是否有路径受多重时钟域的约束。下面是约束迭代报告的例子：
在本例中，高优先级的 FROM: TO约束（仅一个）将优先于 PERIOD 约束应用。
建立和保持
在实际的同步数字系统中，数据必须先于进行采样的时钟脉冲边沿到达。达到这一目标所需的最短时间称为“建立时间”。除了先于时钟脉冲边沿到达外，数据必须在时钟脉冲边沿保持一定时间，这一时间称为“保持时间”。保持时间可以为负，此时数据在时钟脉冲边沿到达前便已结束；可以为零，此时数据保持到时钟脉冲边沿采样；也可为正，此时数据保持到时钟脉冲边沿采样完毕后一段时间。
根据设计，在 FPGA 架构中，对所有速度等级，保持时间均不为正（或零或负）。这样可简化布局和布线，因数据只
需先于时钟脉冲边沿到达，并可在时钟脉冲边沿采样发生后即刻发生变化。数据超出最小建立时间的值称为时序裕量。时序裕量应总是为正。若报告上出现时序裕量负值，则说明建立时序尚未得到充分满足，数据到达太迟。
时钟路径本身也有延迟或偏移。因此，要分析时序，工具需计算出数据和时钟到达所分析触发器的时间。
约束违例的简便补救办法
重申一下：PERIOD 约束定义的是触发器等同步元件的时钟周期。可使用时序分析器来验证同步元件之间的所有路径是否满足设计的建立和保持时序要求。PERIOD 约束违例将以负的时序裕量显示在在时序报告，并说明到底是建立时间还是保持时间要求出现违例。所以若报告显示发生了建立时间违例时该作何处理？应找出两个所分析的同步元件间一条较快路径，或至少是某种方法来确保数据在合适时间内到达并保持足够长的时间，以便时钟脉冲边沿能够正确采样。若布局布线软件无法找到更快的路径，则可从 FPGA Editor 工具中手动进行布线。
不过这是最后的手段。在弄清楚不用它如何解决问题之前，请尽量不要使用这种方法。只使用 FPGA Editor 查看底层结构“知其所以然”，了解工具对设计的所做的处理，以达到让设计恰当的使用FPGA 资源来实现的目的。首先试试重构电路来满足设计的时序要求。一个比较简单的方法就是在路径上及早布置一个触发器。该技术即为流水线，它会增加信号的延迟，不过也可使信号值得到正确地采样。
若出现保持时间违例（数据在时钟脉冲边沿到来之前便已结束），则往往说明存在设计问题（架构不良）。数值只能
在时钟脉冲边沿发生变化，而不是之前。
若外部信号值在时钟脉冲边沿之前发生变化，则需使用 DCM 或 PLL 延迟时钟脉冲边沿，这样数据才能由新的延迟时钟正确采样。
有一种替代方法，就是在输入/ 输出模块中使用 IDELAY 元件，将数据移到时钟有效的位置上。
数据有效窗口与亚稳态时钟脉冲边沿之前的时间（建立）加上时钟脉冲边沿之后的时间（保持）即为“数据有效窗口”，也就是数据保持稳定，以进行正常采样的时间。若数据在此期间没有保持有效，则结果存在不确定性，或不可知。
不过，数据的有效时间未达到规定的长度，并不意味着触发器输出为亚稳态。亚稳态不同于不确定。若不能满足时序要求，则输出可能为随机的 1 或 0。亚稳态是指时钟脉冲边沿“几乎”能进行状态采集，而触发器输出则在时钟脉冲边沿之后的一段时间内处于某种中间状态（非 1 非 0）。亚稳态无法避免，因其为时钟脉冲边沿和数据几乎完全“错过”时的电路物理状态。
在设计合理的同步系统中，亚稳态不是什么问题。当出现异步情况（如敲击键盘上的一个键）或当两个同步时钟彼此异步时，亚稳态就会成为问题。一般而言，若出现异步情况，则需进行同步处理。
关于如何处理亚稳态的情况，这里有篇不错的专题文章：
https://www.wendangku.net/doc/a110066298.html,/class/ee183/handouts_
spr2003/synchronization_pres.pdf 。（要深入了解亚稳态，请查看本期第二篇文章 FPGA101）
传输时间与 OFFSET 约束
信号从 A 点到达 B 点所用的时间称为传输时间。它取决于传输介质中光传播的速度。例如，PCB 电路板上的走线以 6~7 皮秒/ 毫米来传输信号。可采用多种方法来确定这一时间值，例如进行仿真，或在材料介电常数与走线几何结构已知的情况下，列方程求解。在芯片内，信号的行为方式也很类似，不过也会因通过缓存器、反相器、逻辑和互联等有
源电路而发生延迟。
传输时间是可测量的，通常用示波器来测量。当路径上无有源元件时，传输时间一般不会有太大变化。若路径在芯片内，则晶体管的作用会使路径延迟在最大值与最小值之间变化。设计需同时满足二者的时序要求。
为告诉工具数据何时到达特定位置，需使用另一种名为“OFFSET_IN”的约束。“OFFSET_IN”约束在时钟和数据进入器件时，对其关系进行了定义。以如下约束为例：
该约束告知工具，数据将在 clk20 脉冲上升沿之前 2 纳秒建立在 PAD 上，并在到达后 16 纳秒内保持有效。该约束只对那些进入由 clk20 或其衍生（衍生约束）提供时钟的寄存器的 PAD 有效。
OFFSET 要求在 clk20 上有一个PERIOD 约束，这样才能理解时钟结构。如下这样也可接受：
不过，该约束不会检查保持时间，因不清楚数据何时会从 FPGA 的引脚结束。若数据在时钟脉冲边沿 2 纳秒之后才建立，则使用如下方案：
OFFSET_IN 适用于进入器件的时钟与数据之间的关系，另一种常见的
OFFSET_OUT 约束定义时钟在 FPGA 输入处发生跳变后数据离开器件所需的时间。以下为常见的 OFFSET_OUT 用法：
该约束告知工具，需确保输入时钟在 FPGA 输入跳变后 3 纳秒时长后，数据出现在 FPGA 的输出引脚上。该约束仅应用于由 clk20 或其衍生（衍生约束）提供时钟的寄存器驱动的 PAD。OFFSET 要求在 clk20 上有 PERIOD 约束，这样才能理解时钟结构。保持时间不受 OFFSET_OUT 的约束。
若需要数据在时钟脉冲边沿前 2 纳秒到达FPGA 输出，则使用：
分组与分组名称
时间分组是用来识别对于同步元件间的路径集或连线集的约束的一种方式。向时序分组添加组件，应使用 TNM、TNM_NET 或 TIMEGRP。
通过定义分组并给定分组之间的时序要求，可对路径进行约束。部分约束不需要时序分组，如 NET MAXDELAY。这一最大延迟 (MAXDELAY) 属性定义了一条连线上允许的最大延迟。
时序名称
向用户定义的分组添加组件，可这样处理：
在此，“TNM”为保留字，用于定义时序分组的名称。
在这种情况下，object_name 为带分组元件或信号的名称，predefined_group 为可选关键词，标示符可以是字母、数字和下划线的任意组合。不能使用诸如 FFS、LATCHES 或RAMS 这样的保留字。该变量对大小写敏感。（TNM=abc 不等于TNM=ABC）。
可将 TNM 应用于任何连线、元件引脚、原语或宏。组件可加入一个以上的分组。例如，my_ffs_group TNM 中可含有 my_ff组件。同样，my_ffs_group2 TNM 也可包含 my_ff 组件。要创建分组，请使用：
为时序目的，可在分组中包含任何关键词元件。在本例中，NET CLOCK可追溯到触发器 (FFS)。这些触发器使用名称 clk_group 进行时序命名 (TNM)。然后，clk_group 就可以在TIMESPECS中使用了。也可使用实例创建分组，如：
在 macro1 宏中的所有 LATCHES都放在名为 latchgroup 的分组中。类似的，在约束“INST mymac TNM=RAMS memories”中，所有 mymac 宏中的RAMS 都将放在称为 memories 的分组中。且在以下约束中：
所有在 t e s t e r 宏中的 PADS、LATCHES、RAMS 及 FFS 都将放在名为coverall 的分组中。相关的约束指南将包含完整的预定义分组列表。
简洁至上
一般而言，约束的数量越少越好。复杂的约束引发的问题往往比解决的要多。另外，部分路径或网络是非关键性的，可对这些网络不使用约束。TIG（时序忽略）约束用于清除对无需关注的路径，或从虚假路径上移除约束。以下为常见 TIG：
这条约束告知工具无需约束该路径。这条的作用很重要，它可使工具不必在不关注的路径上花费精力去满足时序要求。在时序约束时忽略此路径可缩短工具运行时间，提升所关注的路径上的时序质量。也可搭配“FROM: TO”约束来使用“TIG”，如下所示：
赛灵思有大量宝贵的关于时序约束的资源，其中最值得一读的，我已在以下参考文献中列出。若您有更深入的问题，请随时与我联系。我邀请您参加赛灵思社区论坛，该论坛可为您的一些FPGA 设计中最棘手的问题提供充分的解答。
参考文献：
《约束指南》：UCF、PCF、HDL 约束语法，
https://www.wendangku.net/doc/a110066298.html,/support/documentation/sw_manuals/xilinx11/
cgd.pdf 。
《时序约束用户指南》：如何约束设计的概念信息，
https://www.wendangku.net/doc/a110066298.html,/support/documentation/sw_manuals/xilinx11/ug612 .pdf。
《时序分析器使用帮助》：使用赛灵思时序分析器的一般信息，
https://www.wendangku.net/doc/a110066298.html,/support/documentation/sw_manuals/help/iseguide/ mer...。
华为_FPGA设计流程指南
FPGA设计流程指南 前言 本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： ●在于规范整个设计流程，实现开发的合理性、一致性、高效性。 ●形成风格良好和完整的文档。 ●实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 ●便于新员工快速掌握本部门FPGA的设计流程。 由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。
目录 1. 基于HDL的FPGA设计流程概述 (1) 1.1 设计流程图 (1) 1.2 关键步骤的实现 (2) 1.2.1 功能仿真 (2) 1.2.2 逻辑综合 (2) 1.2.3 前仿真 (3) 1.2.4 布局布线 (3) 1.2.5 后仿真（时序仿真） (4) 2. Verilog HDL设计 (4) 2.1 编程风格（Coding Style）要求 (4) 2.1.1 文件 (4) 2.1.2 大小写 (5) 2.1.3 标识符 (5) 2.1.4 参数化设计 (5) 2.1.5 空行和空格 (5) 2.1.6 对齐和缩进 (5) 2.1.7 注释 (5) 2.1.8 参考C语言的资料 (5) 2.1.9 可视化设计方法 (6) 2.2 可综合设计 (6) 2.3 设计目录 (6) 3. 逻辑仿真 (6) 3.1 测试程序（test bench） (7) 3.2 使用预编译库 (7) 4. 逻辑综合 (8) 4.1 逻辑综合的一些原则 (8) 4.1.1 关于LeonardoSpectrum (8) 4.1.1 大规模设计的综合 (8) 4.1.3 必须重视工具产生的警告信息 (8) 4.2 调用模块的黑盒子（Black box）方法 (8) 参考 (10) 修订纪录 (10)
FPGA原理图方式设计流程图
2 Quartus II软件的使用、开发板的使用 本章将通过3个完整的例子，一步一步的手把手的方式完成设计。完成这3个设计，并得到正确的结果，将会快速、有效的掌握在Altera QuartusII软件环境下进行FPGA设计与开发的方法、流程，并熟悉开发板的使用。 2.1 原理图方式设计3-8译码器 一、设计目的 1、通过设计一个3-8译码器，掌握祝组合逻辑电路设计的方法。 2、初步了解QuartusII采用原理图方式进行设计的流程。 3、初步掌握FPGA开发的流程以及基本的设计方法、基本的仿真分析方法。 二、设计原理 三、设计内容 四、设计步骤 1、建立工程文件 1）双击桌面上的Quartus II的图标运行此软件。
开始界面 2）选择File下拉菜单中的New Project Wizard，新建一个工程。如图所 示。 新建工程向导
3）点击图中的next进入工作目录。 新建工程对话框 4）第一个输入框为工程目录输入框，用来指定工程存放路径，建议可根据自己需要更改路径，若直接使用默认路径，可能造成默认目录下存放多个工程文件影响自己的设计，本步骤结束后系统会有提示（当然你可不必理会，不会出现错误的）。第二个输入框为工程名称输入框。第三个输入框为顶层实体名称输入框，一般情况下保证工程名称与顶层实体名称相同。设定完成后点击next。
指定工程路径、名称 5）设计中需要包含的其它设计文件，在此对话框中不做任何修改，直接点 击next。 工程所需其它文件对话框
6）在弹出的对话框中进行器件的选择。在Device Family框中选用Cyclone II，然后在Available device框中选择EP2C35F484C8,点击next进入下一步。 器件选择界面 7）下面的对话框提示可以勾选其它的第三方EDA设计、仿真的工具，暂时不作任何选择，在对话框中按默认选项，点击next。
FPGA基本设计流程资料
FPGA基本设计流程 首先建立工作库目录，以便设计工程项目的存储。注意不要将文件夹 1 建立工作库文件夹和编辑设计文件 1.1 新建一个文件夹（注意文件夹不能用中文，也不要用数字） 任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。此文件夹将被EDA软件默认为工作库（Work Library）。一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。在建立了文件夹后就可以将设计文件通过Quartus II的文本编辑器编辑并存盘，这里新建文件夹在E盘中，取名为 jsq，则其路径是e:\jsq。步骤如下： 1.2 源程序输入 打开计算机桌面上图表，选择菜单File→New，出现如图1所示见面，在New窗口Device Design Files中选择编译文件的语言类型，这里选择VHDL File,选好后用鼠标左键点击OK，出现源程序输入窗口如图2所示（以十进制为例）。 图1 选择编译文件的语言类型
图2 源程序输入窗口 源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位 ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿 IF EN = '1' THEN --检测是否允许计数（同步使能） IF CQI < 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号 ELSE COUT <= '0'; END IF;
xilinxfpga设计基础
第一章开发软件ISE与开发流程 LUT主要适合SRAM工艺生产，因此FPGA都是基于SRAM工艺的，掉电就会丢失。 设计输入 除了常见的文本输入，还可以采用图形输入方式： 单击Design Utilities->Creat Schematic Symbol，则会在工程文件夹下生成一个文件，同时这个生成的符号被加入到符号库中。这样可以添加元件。 用户约束文件UCF的编写： 管脚约束：如NET “
FPGA设计流程
基于多种 EDA工具的FPGA设计流程 发表时间：2008-6-30 蒋昊李哲英来源：万方数据 关键字：FPGA EDA CPU 信息化应用调查在线投稿加入收藏发表评论好文推荐打印文本 本文介绍了FPGA的完整设计流程，其中包括电路设计与输入、功能仿真、综合优化、综合后仿真、实现与布局布线、时序仿真、板级仿真与脸证、调试与加载配置等主要步珠。并通过一个8-bit RISC CPU的设计来例系统地介绍了利用多种EDA工具进行 FPGA协同设计的实现原理及方法 近年来，随着微电子学的迅速发展以及SoC(System on Chip，片上系统)技术在设计领域引起的深刻变革， EDA(Electornic Design Automatic，电子设计自动化)工具在系统设计中的地位愈发重要。特别是20世纪90年代后，电子系统已经由电路板级发展为ASIC(Application SpecificIntegrated Circuit，专用集成电路),FPGA(Field Porgrammable Gate Array，现场可编程门阵列)以及嵌人式系统等多种模式，其中FPGA设计正是当前数字系统设计领域中的重要方式之一。 本文以Altera公司的FPGA为目标器件，通过一个8-bit RISC CPU的设计实例，系统地介绍了FPGA的完整设计流程以及开发过程中用到的多种EDA工具，包括Modelsim,Synplify,QuatrusII，并重点说明如何使用这些EDA工具进行协同设计。 1FPGA的设计流程 一般来说，完整的FPGA设计流程包括电路设计与输人、功能仿真、综合优化、综合后仿真、实现与布局布线、时序仿真、板级仿真与验证、调试与加载配置等主要步骤，如图1所示。电路设计与输人是指通过某些规范的描述方式，将工程师的电路构思输人给EDA工具，常用的设计方法有HDL(Hardwaer Description Language，硬件描述语言)设计输人法与原理图设计输人法。目前进行大型工程设计时，最常用的设计方法是HDL设计输人法，它利于自顶向下设计以及模块的划分与复用，可移植性和通用性好，设计不因芯片的工艺与结构的不同而变化，更利于向ASIC移植。 电路设计完成后，要用专用的仿真工具对设计进行功能仿真(FunctionalSimulation),验证电路功能是否符合设计要求。功能仿真又称前仿真(Per-Simulation)。通过仿真能及时发现设计中的错误，加快设计进度，提高设计的可靠性。综合(Synthesis)优化是指将HDL语言、原理图等设计输人翻译成由基本门、RAM、触发器等基本逻辑单元组成的逻辑网表，并根据目标与要求(约束条件)优化所生成的逻辑网表，输出标准格式的网表文件，供FPGA厂商的布局布线器进行实现。综合后仿真(Post Synthesis Simulation)的作用是检查综合出的结果与原设计是否一致。作综合后仿真时，要把综合生成的标准延时格式SDF(Standard Dela Format)文件反标注到综合仿真模型中去，可估计门延时带来的影响。综合后仿真虽然比功能仿真精确一些，但是只能估计门延时，不能估计线延时，仿真结果与布线后的实际情况还有一定
FPGA笔试题及答案总结
第 1 章 FPGA基础知识 1.1 FPGA设计工程师努力的方向 SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA 设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也是一些公司花大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低。高速串行IO的应用，也丰富了FPGA 的应用范围，象xilinx的v2pro中的高速链路也逐渐被应用。总之，学无止境，当掌握一定概念、方法之后，就要开始考虑FPGA其它方面的问题了。 1.2 简述FPGA等可编程逻辑器件设计流程 系统设计电路构思，设计说明与设计划分，电路设计与输入（HDL代码、原理图），功能仿真与测试，逻辑综合，门级综合，逻辑验证与测试（综合后仿真），布局布线，时序仿真，板级验证与仿真，加载配置，在线调试。常用开发工具（Altera FPGA） HDL语言输入：Text Editor（HDL语言输入），还可以使用Ultra Edit 原理图输入：Schematic Editor IP Core输入：MegaWinzad 综合工具：Synplify/Synplify Pro，Qaustus II内嵌综合工具仿真工具：
ModelSim 实现与优化工具：Quartus II集成的实现工具有Assignment Editor（约束编辑器）、LogicLock（逻辑锁定工具）、PowerFit Fitter（布局布线器）、Timing Analyzer（时序分析器，STA分析工具）、Floorplan Editor（布局规划器）、Chip Editor（底层编辑器）、Design Space Explorer（设计空间管理器）、Design Assistant（检查设计可靠性）等。后端辅助工具：Assembler（编程文件生成工具），Programmer（下载编程工具），PowerGauge（功耗仿真器） 调试工具：SignalTap II（在线逻辑分析仪），SignalProbe（信号探针）。系统级设计环境：SOPC Builder，DSP Builder，Software Builder。 1.3 Quartus文件管理 1. 编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog 设计文件、.vqm、.vt、VHDL设计文件、. vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。 2. 编译过程中生成的中间文件（.eqn文件和db目录下的所有文件.tdf，.hdb，.xml等） 3. 编译结束后生成的报告文件（.rpt、.qsmg 等） 4. 根据个人使用习惯生成的界面配置文件（.qws等） 5. 编程文件（.sof、.pof、.ttf等） 1.4 IC设计流程
FPGA开发设计流程和功能实现
FPGA设计流程与功能实现 前言 本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： ●在于规范整个设计流程，实现开发的合理性、一致性、高效性。 ●形成风格良好和完整的文档。 ●实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 ●便于新员工快速掌握本部门FPGA的设计流程。 由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。
目录 1. 基于HDL的FPGA设计流程概述 (1) 1.1 设计流程图 (1) 1.2 关键步骤的实现 (2) 1.2.1 功能仿真 (2) 1.2.2 逻辑综合 (2) 1.2.3 前仿真 (3) 1.2.4 布局布线 (3) 1.2.5 后仿真（时序仿真） (4) 2. Verilog HDL设计 (4) 2.1 编程风格（Coding Style）要求 (4) 2.1.1 文件 (4) 2.1.2 大小写 (5) 2.1.3 标识符 (5) 2.1.4 参数化设计 (5) 2.1.5 空行和空格 (5) 2.1.6 对齐和缩进 (5) 2.1.7 注释 (5) 2.1.8 参考C语言的资料 (5) 2.1.9 可视化设计方法 (6) 2.2 可综合设计 (6) 2.3 设计目录 (6) 3. 逻辑仿真 (6) 3.1 测试程序（test bench） (7) 3.2 使用预编译库 (7) 4. 逻辑综合 (8) 4.1 逻辑综合的一些原则 (8) 4.1.1 关于LeonardoSpectrum (8) 4.1.1 大规模设计的综合 (8) 4.1.3 必须重视工具产生的警告信息 (8) 4.2 调用模块的黑盒子（Black box）方法 (8) 参考 (10) 修订纪录 (10)
华为FPGA设计高级技巧(Xilinx篇)
共62页 产品名称Xilinx 篇 yyyy/mm/dd 日期 2001/09/15 日期深圳市华为技术有限公司 版权所有 不得复制
修订记录 内部公开请输入文档编号 FPGA 设计高级技巧
目 录 41 4.3 减少关键路径的逻辑级数.............................................404.2IF 语句和Case 语句揭开 逻辑级数未 变 速度更快 ＳＲＬ VirtexII Xilinx 篇
62 6.3.3 专有资源的利用................................................ 616.3.2 Distributed RAM 代替通道计数器...................................616.3.1 Distributed RAM 代替BlockRAM ....................................616.3 如何降低芯片面积..................................................616.2.9 迂回策略为关键路径腾挪空间 进行位置约束..................................... 616.2.7 关键路径单独综合 ....................................... 616.2.5 专有资源的利用................................................ 616.2.4 基本设计技巧..................................................616.2.3 采用BUFGS ...................................................616.2.2 对线延时比较大的net TIG 和Multi-Cycle-Path ................... 606.2 如何提高芯片速度.................................................. 606.1 可能成为关键路径的电路.............................................606 综合运用..............................................................605.4 TimingAnalyzer 的作用...............................................595.3 FloorPlanner 的作用..................................................595.2 FPGA Editor 的作用..................................................595.1.3 正确看待map 之后的资源占用报告..................................585.1.2 布局布线策略 设计方案阶段对关键电路的处理....................... 585.1 布局布线.......................................................... 585 如何使用后端工具.......................................................574.16 LFSR 加1计数器...................................................574.15 SRL 的使用.......................................................574.14 Block SelectRAM 的使用.............................................564.13 Distributed RAM 的使用.............................................554.12 高效利用IOB ......................................................544.11 利用LUT 四输入特点 减少扇出 巧妙地延时................................ 49 4.7 组合逻辑和时序逻辑分离............................................. 474.6 流水线................................................464.5.4 综合工具与资源共享............................................464.5.3 子表达式共享..................................................454.5.2 loop 语句......................................................444.5.1 if 语句........................................................444.5 资源共享..........................................................434.4 合并if 语句 赋予关键路径最高优先级............................ 内部公开请输入文档编号 FPGA 设计高级技巧
FPGA笔试题汇总
=====================第1章FPGA基础知识=================== FPGA设计工程师努力的方向 SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA 设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也是一些公司花大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低。高速串行IO的应用，也丰富了FPGA 的应用范围，象xilinx的v2pro中的高速链路也逐渐被应用。总之，学无止境，当掌握一定概念、方法之后，就要开始考虑FPGA其它方面的问题了。 简述FPGA等可编程逻辑器件设计流程 系统设计电路构思，设计说明与设计划分，电路设计与输入（HDL代码、原理图），功能仿真与测试，逻辑综合，门级综合，逻辑验证与测试（综合后仿真），布局布线，时序仿真，板级验证与仿真，加载配置，在线调试。常用开发工具（AlteraFPGA） HDL语言输入：TextEditor（HDL语言输入），还可以使用UltraEdit原理图输入：SchematicEditorIPCore输入：MegaWinzad 综合工具：Synplify/SynplifyPro，QaustusII内嵌综合工具仿真工具：ModelSim
实现与优化工具：QuartusII集成的实现工具有AssignmentEditor（约束编辑器）、LogicLock（逻辑锁定工具）、PowerFitFitter（布局布线器）、TimingAnalyzer（时序分析器，STA分析工具）、FloorplanEditor（布局规划器）、ChipEditor（底层编辑器）、DesignSpaceExplorer（设计空间管理器）、DesignAssistant（检查设计可靠性）等。后端辅助工具：Assembler（编程文件生成工具），Programmer（下载编程工具），PowerGauge（功耗仿真器） 调试工具：SignalTapII（在线逻辑分析仪），SignalProbe（信号探针）。系统级设计环境：SOPCBuilder，DSPBuilder，SoftwareBuilder。Quartus文件管理 1.编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog 设计文件、.vqm、.vt、VHDL设计文件、.vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。 2.编译过程中生成的中间文件（.eqn文件和db目录下的所有文件.tdf，.hdb，.xml等） 3.编译结束后生成的报告文件（.rpt、.qsmg 等） 4.根据个人使用习惯生成的界面配置文件（.qws等） 5.编程文件（.sof、.pof、.ttf等） IC设计流程 写出一份设计规范，设计规范评估，选择芯片和工具，设计，（仿真，设计评估，综合，布局和布线，仿真和整体检验）检验，最终评估，系统集成与测试，产品运输。设计规则：使用自上而下的设计方法（行
华为内部硬件开发设计流程
2007年，以2年的工作经验去一家小公司去面试。当时笔试完，对方对我很认可。但当时他说：“我需要招一个，在大公司待过的，最好知道硬件开发流程和规范的。虽然你题答得不错，但是我们需要一个有丰富经验的，最好在华为待过的。” 当时，我就在想“华为的规范和流程是啥样的”。后来我去了华为，我把能想到的华为硬件开发的几个不一样的点，跟大家分享一下。 NO.1 文档，评审，设计 当时刚入职时，三个人做一个电路板。虽然电路复杂一些，还是有一些人力过剩的。所以，我就被安排去写一个PCI转UART的逻辑。 我当时是新员工，也急于表现自己，利用周末的时间，估计用了一周的时间，就写完代码，开始仿真了。我以为我的导师兼主管会表扬一下，结果没有，他说：“你为什么没有召集大家讨论？然后再写方案，评审？然后再动手写代码？”我当时是不理解的，觉得我一个人就搞定的事情，为啥要这样劳师动众？ 后来反思过后发现了以下问题： 第一、从主管的角度，不知道新员工的个人能力，你能把做的事情讲清楚了，他才放心。第二、从公司的角度，有一套流程来保证项目的交付。那么则不再太依赖某个人的个人能力，任何一个人的离职，都不会影响项目的交付。这也是华为最了不起的地方，把复杂的项目拆得非常细碎，这样不需要特别牛的人来交付项目。这是为什么华为的工程师的收入是思科的N分之一。 第三、从效果角度，毕竟一个人的想法是有限的，把想法文档化的过程，就是整理思路的过程；讨论的过程，就是收集你自己没有想到的过程。正式的评审，是大家达成意见的过程。提前讨论，让相关的人都参与到你的设计中，总比你设计完了，被别人指出一个致命的问题要强得多。 就是因为华为把一项工作拆散了，所以沟通，文档，评审，讨论，变得非常重要。这个工作模式的缺点，也是显而易见，沟通成本高，工作效率低。 NO.2 硬件领域的人员构成 在华为内部里面，人员角色非常多。硬件的人是对产品开发阶段，端到端负责的。做单板硬件工程师，可以涉猎最多的领域，同时也是工作内容最杂，接触人最多，扯皮的最多的工种。 但是也因为有人专门负责画PCB、EMC、电源、逻辑，原本硬件工程师应该做的领域。那么硬件工程师就武功尽废，变成“连连线”。 其实不然，正是由于每个人都是一个小的领域，没有人统领，所以一个好的硬件经理的作用非常的重要，是贯穿所有领域和全部流程的关键角色。正如原来华为内部论坛上有一个人比喻的，硬件工程师更像是处理器里面的“Cache”，是所有环节的中转站。大公司把人的分工分的这么细，也是防止某一拨掌握了太多公司的核心技术，出去单搞了。 NO.3 华为的流程
FPGA 的设计开发流程主要包括以下步骤
FPGA的设计开发流程主要包括以下步骤：设计输入（ Design Entry ）、仿真验证（ Verification ）、综合（ Synthesis ）及布局布线（ Place & Route）和比特流生成。 在简单的 FPGA 设计中，设计输入就是使用硬件描述语言编写 RTL 的过程，虽然还有一些基于状态图、真值表、流程图、方框图的设计输入方法，现在基本已经被淘汰。硬件描述语言最重要的是 Verilog / SystemVerilog，其次是VHDL 。目前基于 VHDL 的设计越来越少。 SystemVerilog 是 VHDL 和 Verilog 合并后产生的新语言，是它们的继承和发展。对于初学者，学习 SystemVerilog 就够了。设计输入编辑工具有很多， ModelSim 、Visual HDL 、 ActiveHDL 、ISE 、Quartus II 都有针对 HDL 的编辑工具，也有些人使用支持 Verilog 语法高亮的 UltraEdit 。 ActiveHDL 提供 HDL 语法高亮显示、自动产生文本结构、自动格式化文本等非常有益的文本编辑浏览特性，在国内很受欢迎。对于设计输入，核心的问题是有三个：（1）熟练使用 HDL 语言（2）准确的把握要完成的设计功能及其性能指标；（3）充分理解常见的设计思想，保证设计功能和性能指标的恰当表达。 基于HDL的设计输入的缺点是效率低下，不能满足复杂设计快速实现的要求，其优点是与电路结构紧密联系，能够清晰的表达跨时终域、延迟、逻辑工程和比特存储功能。近年来，基于 C / SystemC 语言的算法综合和系统级综合技术发展迅速。用户只需使用 C / SystemC 描述目标设计，工具就能够自动完成 C / SystemC 描述到 RTL 描述的综合。这种新技术在航空、航天、军工等领域广泛使用，主要用于运算加速。目前比较成功的 C / SystemC 描述到 RTL 描述的综合的软件有 CoDeveloper ( Impulse C )、 Catapult C 等。我们也在研发一种称作 ESLFlex 的国产综合软件。 ESLFlex 与 CoDeveloper ( Impulse C )、Catapult C 等的区别是： ESLFlex 是一种系统级综合工具，在系统级综合领域有一些独特的创新，从SystemC 非定时模型得到异构多核SoC ，而CoDeveloper ( Impulse C )、Catapult C 是算法综合工具，综合的结果是一个算法加速IP。 设计输入的另外一个重要技能是学会使用 FPGA 厂商提供的设计库，里面有大量可根据应用定制的专门单元，如 FIFO 、SRAM 、差分IO 、 DLL 等。 仿真验证是 FPGA 开发的第二个步骤，目的是验证所编写的 HDL 或者高层次综合得到的 HDL 的功能正确性，即是否与预定的功能相符。这时需要使用SystemVerilog 或者 SystemC 编写 Testbench，以产生 RTL 设计的激励，并对RTL 的输出进行分析。简单的设计使用 SystemVerilog 编写 Testbench 即可，对于复杂的设计以及软硬件结合的设计，使用 SystemC 更加方便。验证的最基本方法是仿真。仿真包括功能仿真和时序仿真。其中，功能仿真在布局布线之前，检查设计输入的正确性；时序仿真在布局布线之后，主要检查时序的收敛性，综合结果与功能仿真的不一致性。常见的仿真工具有 ModelSim 、 ActiveHDL 等。仿真工具都支持 SystemVerilog 、 SystemC 和 VHDL ，也支持这些语言混合在一起的设计。对于一些小的设计，主要是肉眼观察仿真结果是否与预期相符，对于一个复杂的大设计，要首先验证每一个子模块的功能正确性，对于整个大设计，
PCIe总线基础及FPGA设计实战
PCI Express总线基础及FPGA设计实战 1. PCI Express基础 PCIe总线是基于PCI总线发展起来的，很多基本概念都来自于PCI总线，有必要在介绍PCIe之前了解PCI总线。 1.1 PCI基础 PCI总线作为处理器系统的局部总线，其主要目的是为了连接外部设备，而不是作为处理器系统的系统总线连接Cache和主存储器。PCI总线作为系统总线的延伸，其设计考虑了许多与处理器相关的内容，孤立的研究PCI总线并不可取，因此需要将PCI作为存储器系统的一个部分来研究。 1.1.1 几个重要概念 1)PCI总线空间与处理器空间隔离 PCI设备具有独立的地址空间，即PCI总线地址空间，该空间与存储器地址空间通过HOST 主桥隔离。处理器需要通过HOST主桥才能访问PCI设备，而PCI设备需要通过HOST主桥才能方位主存储器。 要注意区分存储器地址空间和PCI总线地址。在一个处理器系统中，存储器域、PCI总线域与HOST主桥的关系如下图。 图中的处理器系统由一个CPU、一个DRAM控制器和两个HOST主桥组成。在这个处理器系统中，包含CPU域、DRAM域、存储器域和PCI总线域地址空间。其中HOST主桥x和HOST主桥y分别管理PCI总线x域与PCI总线y域。CPU访问PCI设备，必须通过HOST主桥进行地址转换，而PCI设备访问存储器设备，也需要HOST主桥进行地址转换。HOST主桥
的一个重要作用就是将存储器访问的存储器地址转换成PCI总线地址。 CPU域地址空间是指CPU所能直接访问的地址空间集合。 DRAM域地址空间是指DRAM控制器所能访问的地址空间集合，又称为主主存储器域。 存储器域是CPU域和DRAM域的集合。存储器域包括CPU内部的通用寄存器、存储器映射寻址的寄存器、主存储器空间和外部设备空间。在Intel的x86处理系统中，外部设备空间与PCI总线域地址空间等效。因为在x86处理器系统中，使用PCI总线同一管理全部外部设备。 值得注意的是，存储器域的外部设备空间，在PCI总线域中还有一个地址映射。当处理器访问PCI设备时，首先访问的是这个设备在存储器域上的PCI设备空间，之后HOST主桥将这个存储器域的PCI总线地址转换成PCI总线域的物理地址，然后通过PCI总线事务访问PCI总线域的地址空间。 2)可扩展性 PCI总线具有很强的扩展性。在PCI总线中，HOST主桥可以直接推出一条PCI总线，这条总线也是该HOST主桥管理的第一条PCI总线，该总线还可以通过PCI桥扩展一系列PCI 总线，并以HOST主桥作为根节点，形成1棵PCI总线树。这些PCI总线都可以连接PCI设备，但是一棵PCI设备树上，最多只能挂接256个PCI设备（包括PCI桥）。 3)动态配置机制 PCI设备使用的地址可以根据需要由系统软件动态分配。PCI总线使用这种方式合理地解决设备间的地址冲突，从而实现了“即插即用”功能。每一个PCI设备都有独立的配置空间，在配置空间中包含该设备在PCI总线中使用的基地址即BAR地址，从而保证每一个PCI 设备使用的物理地址并不相同。PCI桥的配置空间中包含有其下PCI子树所能使用的地址范围。 x86系统的工作流程是：主板上的BIOS程序会扫描PCI/PCIE设备，读取其BAR空间的大小，动态地为PCI/PCIE设备分配地址空间。在调试过中发现，假如将BAR空间设置成2G，x86系统会报no bootable device的错误，原因应该是BIOS给PCIE设备分配了2G的地址空间，暂用了硬盘的地址空间，导致无法加载操作系统。 4)总线带宽 PCI总线与之前的局部总线相比，极大提高了数据传送带宽，32位/33MHz的PCI总线可以提供132MB/s的峰值带宽，而64位/66MHz的PCI总线可以提供的峰值带宽为532MB/s。虽然PCI总线所能提供的峰值带宽远不能和PCIe总线相比，但是与之前的局部总线ISA、EISA 和MCA总线相比，仍然具有极大的优势。 ISA总线的最高主频为8MHz，位宽为16，其峰值带宽为16MB/s；EISA总线的最高主频为8.33MHz，位宽为32，其峰值带宽为33MB/s；而MCA总线的最高主频为10MHz，最高位宽为32，其峰值带宽为40MB/s。PCI总线提供的峰值带宽远高于这些总线。 5)共享总线机制
华为FPGA设计流程指南
华为FPGA设计流程指南 前言 本部门所承担的FPGA设计任务要紧是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： ●在于规范整个设计流程，实现开发的合理性、一致性、高 效性。 ●形成风格良好和完整的文档。 ●实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利 移植。 ●便于新职员快速把握本部门FPGA的设计流程。 由于目前所用到的FPGA器件以Altera的为主，因此下面的例子也以Altera为例，工具组合为modelsim +
LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法关于其他厂家和工具也是差不多适用的。
目录 1. 基于HDL的FPGA设计流程概述 (1) 1.1 设计流程图 (1) 1.2 关键步骤的实现 (2) 1.2.1 功能仿真 (2) 1.2.2 逻辑综合 (2) 1.2.3 前仿真 (3) 1.2.4 布局布线 (3) 1.2.5 后仿真（时序仿真） (4) 2. Verilog HDL设计 (4) 2.1 编程风格（Coding Style）要求 (4) 2.1.1 文件 (4) 2.1.2 大小写 (5) 2.1.3 标识符 (5) 2.1.4 参数化设计 (5) 2.1.5 空行和空格 (5) 2.1.6 对齐和缩进 (5) 2.1.7 注释 (5) 2.1.8 参考C语言的资料 (5) 2.1.9 可视化设计方法 (6) 2.2 可综合设计 (6)
2.3 设计名目 (6) 3. 逻辑仿真 (6) 3.1 测试程序（test bench） (7) 3.2 使用预编译库 (7) 4. 逻辑综合 (8) 4.1 逻辑综合的一些原则 (8) 4.1.1 关于LeonardoSpectrum (8) 4.1.1 大规模设计的综合 (8) 4.1.3 必须重视工具产生的警告信息 (8) 4.2 调用模块的黑盒子（Black box）方法 (8) 参考 (10) 修订纪录 (10)
FPGA课程设计(最终版)
课程设计任务书 学生姓名：专业班级： 指导教师：工作单位：信息工程学院 题目: 电子琴的设计 课程设计目的： 《FPGA原理与应用》课程设计的目的是为了让学生熟悉基于VHDL语言进行FPGA开发的全流程，并且利用FPGA设计进行专业课程理论知识的再现，让学生体会EDA技术的强大功能，为今后使用FPGA进行电子设计奠定基础。 课程设计内容和要求 设计内容： （1）设计一个八音电子琴。 （2）由键盘输入控制音响，同时可自动演奏乐曲。 （3）用户可以将自己编制的乐曲存入电子琴，演奏时可选择键盘输入乐曲或者已存入的乐曲。 要求每个学生单独完成课程设计内容，并写出课程设计说明书、说明书应该包括所涉及到的理论部分和充足的实验结果，给出程序清单，最后通过课程设计答辩。 时间安排： 所需时 序号阶段内容 间 1 方案设计1天 2 软件设计2天 3 系统调试1天 4 答辩1天 合计5天 指导教师签名：年月日
系主任（或责任教师）签名：年月日
目录 摘要 (1) Abstract (2) 1设计意义和要求 (3) 1.1设计意义 (3) 1.2功能要求 (3) 2方案论证及原理分析 (4) 2.1实现方案比较 (4) 2.2乐曲实现原理 (4) 2.3系统组成及工作原理 (6) 3系统模块设计 (8) 3.1顶层模块的设计 (8) 3.2乐曲自动演奏模块的设计 (8) 3.3音阶发生器模块的设计 (9) 3.4数控分频器模块的设计 (9) 4程序设计 (11) 4.1VHDL设计语言和ISE环境简介 (11) 4.2顶层模块的程序设计 (12) 4.3乐曲自动演奏模块的程序设计 (13) 4.4音阶发生器模块的程序设计 (13) 4.5数控分频模块的程序设计 (14) 5设计的仿真与实现 (15) 5.1乐曲自动演奏模块仿真 (15) 5.2音调发生模块仿真 (18) 5.3数控分频模块仿真 (19) 5.4电子琴系统的仿真 (20) 5.5设计的实现 (22) 5.6查看RTL视图 (23) 5.7查看综合报告 (25) 6心得体会 (31) 7参考文献 (32) 8附录 (33)
FPGA设计流程指南模板
FPGA设计流程指南模板 1
FPGA设计流程指南 前言 本部门所承担的FPGA设计任务主要是两方面的作用: 系统的原型实现和ASIC的原型验证。编写本流程的目的是: ●在于规范整个设计流程, 实现开发的合理性、一致性、高 效性。 ●形成风格良好和完整的文档。 ●实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移 植。 ●便于新员工快速掌握本部门FPGA的设计流程。 由于当前所用到的FPGA器件以Altera的为主, 因此下面的例子也以Altera为例, 工具组合为modelsim + LeonardoSpectrum/FPGACompilerII + Quartus, 但原则和方法对于其它厂家和工具也是基本适用的。 2
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目录 1. 基于HDL的FPGA设计流程概述 (1) 1.1 设计流程图 (1) 1.2 关键步骤的实现 (2) 1.2.1 功能仿真 (2) 1.2.2 逻辑综合 (2) 1.2.3 前仿真 (3) 1.2.4 布局布线 (3) 1.2.5 后仿真( 时序仿真) (4) 2. Verilog HDL设计 (4) 2.1 编程风格( Coding Style) 要求 (4) 2.1.1 文件 (4) 2.1.2 大小写 (5) 2.1.3 标识符 (5) 2.1.4 参数化设计 (5) 2.1.5 空行和空格 (5) 2.1.6 对齐和缩进 (5) 2.1.7 注释 (5) 2.1.8 参考C语言的资料 (5) 2.1.9 可视化设计方法 (6) 2.2 可综合设计 (6) 4
2.3 设计目录 (6) 3. 逻辑仿真 (6) 3.1 测试程序( test bench) (7) 3.2 使用预编译库 (7) 4. 逻辑综合 (8) 4.1 逻辑综合的一些原则 (8) 4.1.1 关于LeonardoSpectrum (8) 4.1.1 大规模设计的综合 (8) 4.1.3 必须重视工具产生的警告信息 (8) 4.2 调用模块的黑盒子( Black box) 方法 (8) 参考 (10) 修订纪录 (10) 5
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