两个半加器组成全加器的做法浅谈全加器和半加器的应用
两个半加器组成全加器的做法用门电路实现两个二进数相加并求出和的组合线路,称为一个全加器。
全加器是能够计算低位进位的二进制加法电路
一位全加器(FA)的逻辑表达式为:
S=A⊕B⊕Cin
Co=AB+BCin+ACin
其中A,B为要相加的数,Cin为进位输入;S为和,Co是进位输出;
如果要实现多位加法可以进行级联,就是串起来使用;比如32位+32位,就需要32个全加器;这种级联就是串行结构速度慢,如果要并行快速相加可以用超前进位加法。
全加器和半加器的应用应用原理
计算机最基本的任务之一是进行算数,在机器中四则运算——加、减、乘、除——都是分解成加法运算进行的,因此加法器便成为计算机中最基本的运算单元。
半加器原理
两个二进制数相加,叫做半加,实现半加操作的电路,称为半加器。表2.6.1是半加器的真值表,图a为半加器的符号,A表示被加数,B表示加数,S表示半加和,C表示向高位的进位。
从二进制数加法的角度看,真值表中只考虑了两个加数本身,没有考虑低位来得进位,这就是半加器的由来。由真值表可得半加器逻辑表达式
全加器原理
全加器能进行加数、被加数和低位来的进位信号相加,并根据求和的结果给出该位的进位信号。图b为全加器的符号,如果用Ai,Bi表示A,B两个数的第i位,Ci-1表示为相邻低来的进位数,Si表示为本位和数(成为全加和),Ci表示为相邻高位的进位数。可以很
实验二半加器和全加器及其应用 一、实验目的 1.掌握全加器和半加器的逻辑功能。 2.熟悉集成加法器的使用。 3.了解算数运算电路的结构。 二、实验设备 1.数字电路试验箱; 2.74LS00,74SL86。 三、实验原理 半加器(m =0半加,m=1为半减) 能实现两个一位二进制数的算术加法及向高位进位,而不考虑低位进位的逻辑电路。 它有两个输入端,两个输出端。 半加器电路是指对两个输入数据位进行加法,输出一个结果位和高位的进位,不考虑输入数据的进位的加法器电路。 是实现两个一位二进制数的加法运算电路。数据输入A 被加数、B加数,数据输出S和数(半加和)、进位C0。 同理,能对两个1位二进制数进行相减不考虑低位来的借位求得差及借位的逻辑电路称为半减器.设减数和被减数分别用A和B,表示差用S,表示向高位的借位用C0。
全加器,全减器(m =0为全加,m=1为全减) 全加器是实现两个一位二进制数及低位来的进位数相加(即将三个一位二进制数相加),求得和数及向高位进位的逻辑电路。根据全加器功能,其真值表如下表所示。表中A及B分别代表被加数及加数,C1是低位来的进位,S代表相加后得到的和位,C0代表向高位的进位。图中C1是进位输入端,C0是进位输出端。 同理,能对两个1位二进制数进行相减并考虑低位来的借 位求得差及借位的逻辑电路称为全减器.设减数和被减数 分别用A和B表示低位来的借位用C1,表示差用S,表 示向高位的借位用C0。 四、实验内容 实验一、实现半加器,半减器,当M为0时实现逻辑 变量A、B的半加功能,当M为1时实现逻辑变量A、 B的半减功能。 实验二、实现全加器,全减器,当M为0时实现逻辑 变量A、B的全加功能,C i为进位值。 当M为1时实现逻辑变量A、B的全减功能,C i为借 位值。 五、实验数据 1实现半加、半减器 (1)真值表
一、实验目的 1、学习和掌握半加器全加器的工作原理和设计方法。 2、熟悉EDA工具Quartus II的使用,能够熟练运用Vrilog HDL语言在 Quartus II下进行工程开发、调试和仿真。 3、掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法, 掌握层次化设计方法。 4、掌握半加器、全加器采用不同的描述方法。 二、实验内容 1、完成半加器全加器的设计,包括原理图输入,编译、综合、适配、仿真等。并将半加器电路设 置成一个硬件符号入库 2、建立更高层次的原理图设计,利用1位半加器构成1位全加器,并完成编译、综合、适配、仿 真并硬件测试 3、采用图形输入法设计1位加法器分别采用图形输入和文本输入方法,设计全加器 4、实验报告:详细叙述1位全加法器的设计流程,给出各层次的原理图及其对应的仿真波形图, 给出加法器的上时序分析情况,最后给出硬件测试流程和结果。 三、实验步骤 1、建立一个Project。 2、编辑一个VHDL程序,要求用VHDL结构描述的方法设计一个半加器 3、对该VHDL程序进行编译,修改错误。 4、建立一个波形文件。(根据真值表) 5、对该VHDL程序进行功能仿真和时序仿真 四、实验现象 任务1:半加器真值表描述方法 代码如下: 半加器是只考虑两个加数本身,而不考虑来自低位进位的逻辑电路 S=A B+A B CO=AB
代码如下: LIBRARY IEEE; --行为描述半加器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT(a,b:IN STD_LOGIC; so,co:OUT STD_LOGIC); END h_adder; Architecture FH1 OF h_adder IS Signal abc:STD_LOGIC_vector(1 downto 0); Begin abc<=a&b; --并 Process(abc) --进程 begin case abc is WHEN "00"=>SO<='0';CO<='0'; WHEN "01"=>SO<='1';CO<='0'; WHEN "10"=>SO<='1';CO<='0'; WHEN "11"=>SO<='0';CO<='1'; WHEN OTHERS =>NULL; END CASE; END PROCESS; END ARCHITECTURE FH1; 结果如下: 逻辑图
全加器与半加器原理及电路设计 在数字系统中,加法器是最基本的运算单元。任何二进制算术运算,一般都是按一定规则通过基本的加法操作来实现的。 1.二进制 十进制中采用了0,1,2,…,9十个数码,其进位规则是“逢十进一”。当若干个数码并在一起时,处在不同位置的数码,其值的含义不同。例如373可写成 二进制只有0和1两个数码,进位规则是“逢二进一”,即1+1=10(读作“壹零”,而不是十进制中的“拾”)。0和1两个数码处于不同数位时,它们所代表的数值是不同的。例如10011这个二进制数,所表示的大小为 这样,就可将任何一个二进制数转换为十进制数。 反过来,如何将一个十进制数转换为等值的二进制数呢?由上式可见 ,,,,分别为相应位的二进制数码1或0。它们可用下法求得。 19用2去除,得到的余数就是;其商再连续用2去除,得到余数,,,,直到最后的商等于0为止,即 2 1 9 余数 ……………………………….余1(d0) ………………………………余1(d1) ……………………………….余0(d2) ……………………………….余0(d3) 0 …………………………… …余1(d4) 所以 可见,同一个数可以用十进制和二进制两种不同形式表示,两者关系如表8-13所示。 表8-13 十进制和二进制转换关系
由表8-14可直接写出 半加器可以利用一个集成异或门和与门来实现,如图8-40(a)所示。图8-40(b)是半加器的逻辑符号。 表8-14 半加器真值表 1101 由真值表可分别写出输出端Si和Ci的逻辑表达式 和的逻辑表达式中有公用项,因此,在组成电路时,可令其共享同一异或门,从而使整体得到进一步简化。一位全加器的逻辑电路图和逻辑符号如图8-41所示。 图8-41 全加器逻辑图及其逻辑符号 多位二进制数相加,可采用并行相加、串行进位的方式来完成。例如,图8-42所示逻辑电路可实现两个四位二进制数和的加法运算。
《数字电子技术B》实验报告 班级:姓名学号: 实验二组合逻辑电路(半加器、全加器) 一、实验目的 1.掌握组合逻辑电路的功能测试。 2.验证半加器和全加器的逻辑功能。 3.学会二进制数的运算规律。 二、实验仪器及材料 74LS00 二输入端四与非门 3片 74LS86 二输入端四异或门 1 片 74LS54 四组输入与或非门 1片 三、实验内容(如果有可能,附上仿真图) 1.组合逻辑电路功能测试。 (1).用2片74LS00组成图2.1所示逻辑电路。为便于接线和检查,在图中要注明芯片编号及各引脚对应的编号。 (2).图中A、B、C接电平开关,Y1,Y2接发光管电平显示。 (3).接表2.1要求,改变A、B、C的状态填表并写出Y1,Y2逻辑表达式。 (4).将运算结果与实验比较。 表2.1
Y1=A+B Y2=(A’*B)+(B’*C) 2.测试用异或门(74LS86)和与非门组成的半加器的逻辑功能。 根据半加器的逻辑表达式可知,半加器Y是A、B的异或,而进位Z是A、B相与,故半加器可有一个集成异或门和二个与非门组成如图2.2。 图2.2 (1).在实验仪上用异或门和与门接成以上电路。A、B接电平开关K,Y,Z接电平显示。(2).按表2.2要求改变A、B状态,填表。 表2.2 3. (1).写出图2.3电路的逻辑表达式。 (2).根据逻辑表达式列真值表。
表2.3 (5)按原理图选择与非门并接线进行测试,将测试结果记入表2.4,并与上表进行比较看逻辑功能是否一致。 4. 测试用异或、与或和非门组成的全加器的逻辑功能。 全加器可以用两个半加器和两个与门一个或门组成,在实验中,常用一块双异或门、一个与或非门和一个与非门实现。 (1).画出用异或门、与或非门和非门实现全加器的逻辑电路图,写出逻辑表达式。 (2).找出异或门、与或非门和与门器件按自己画出的图接线。接线时注意与或非门中不用的与门输入端接地。 (3).当输入端A i、B i及C i-1为下列情况时,用万用表测量S i和C i的电位并将其转为逻辑状态填入下表。 表2.4
一、实验目 1、学习和掌握半加器全加器工作原理和设计办法。 2、熟悉EDA工具Quartus II使用,可以纯熟运用Vrilog HDL语言在 Quartus II下进行工程开发、调试和仿真。 3、掌握组合逻辑电路在Quartus Ⅱ中图形输入办法及文本输入办法, 掌握层次化设计办法。 4、掌握半加器、全加器采用不同描述办法。 二、实验内容 1、完毕半加器全加器设计,涉及原理图输入,编译、综合、适配、仿真等。并将半加器电路设 置成一种硬件符号入库 2、建立更高层次原理图设计,运用1位半加器构成1位全加器,并完毕编译、综合、适配、仿真 并硬件测试 3、采用图形输入法设计1位加法器分别采用图形输入和文本输入办法,设计全加器 4、实验报告:详细论述1位全加法器设计流程,给出各层次原理图及其相应仿真波形图,给出加 法器上时序分析状况,最后给出硬件测试流程和成果。 三、实验环节 1、建立一种Project。 2、编辑一种VHDL程序,规定用VHDL构造描述办法设计一种半加器 3、对该VHDL程序进行编译,修改错误。 4、建立一种波形文献。(依照真值表) 5、对该VHDL程序进行功能仿真和时序仿真 四、实验现象
任务1:半加器真值表描述办法 代码如下: 半加器是只考虑两个加数自身,而不考虑来自低位进位逻辑电路 S=A B+A B CO=AB 代码如下: LIBRARY IEEE ; --行为描述半加器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT(a,b:IN STD_LOGIC; so,co:OUT STD_LOGIC); END h_adder ; Architecture FH1 OF h_adder IS Signal abc:STD_LOGIC_vector(1 downto 0); Begin abc<=a&b ; --并 Process(abc) --进程 begin case abc is 逻辑图 半加器真值表 A i B i S i C i 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1
实验一.半加器,全加器的设计1,半加器的设计, 方法一 library ieee ; use ieee.std_logic_1164.all; entity h_adder1 is port(a,b :in std_logic; c,s :out std_logic); end entity h_adder1; architecture one of h_adder1 is begin s<=a xor b;c<=a and b; end architecture one; 运行结果: 方法二: 运行结果:
2,全加器的设计 方法一: library ieee; use ieee.std_logic_1164.all; entity f_adder1 is port(a,b,cin :in std_logic; sum,cout :out std_logic); end entity f_adder1; architecture arch of f_adder1 is component h_adder1 port( a,b :in std_logic; s,c :out std_logic); end component; component or23 port (a,b :in std_logic; c: out std_logic); end component; signal x:std_logic_vector(0 to 2); begin u1: h_adder1 port map(a,b,x(1),x(0)); u2: h_adder1 port map(x(1),cin,sum,x(2)); u3: or23 port map(a=>x(0),b=>x(2),c=>cout); end arch; 运行结果: 方法二:
半加器、全加器、串行进位加法器以及超前进位加法器 一、实验原理 1.一位半加器 A和B异或产生和Sum,与产生进位C 2.一位全加器 将一位半加器集成封装为halfadder元件,使用两个半加器构成一位的全加器 3.4位串行进位加法器 将一位全加器集成封装为Fulladder元件,使用四个构成串行进位加法器
4.超前进位加法器(4位) ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di(即Cpass),以及本位结果Sum ⑵进位链(Cmaker) 四位一组并行进位链,假设与或非门的级延迟时间为1.5ty,与非门的延迟时间为1ty,在di和ti产生之后,只需2.5ty就可产生所有全部进位
⑶超前进位加法器 将以上二者结合起来即可完成,A和B各位作为各个AddBlock的输入,低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。
二、实验器材 QuartusII仿真软件,实验箱 三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果
四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快,部分原因应该是电路结构优化 不到位。另外由于计算的位数比较少,超前进位加法链结构较复杂,所以优势没体现出来,反倒运作的更慢一点。当位数增加的时候,超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动,应该与“竞争冒险”出现的情况类似,门的延迟和路径 的不同导致了信号变化时到达的时间有先有后,因此在最终结果形成前出现了脉冲尖峰和低谷;另外也可能部分原因由于电路结构优化的不到位所致
班级姓名学号 实验二组合电路设计 一、实验目的 (1)验证组合逻辑电路的功能 (2)掌握组合逻辑电路的分析方法 (3)掌握用SSI小规模集成器件设计组合逻辑电路的方法 (4)了解组合逻辑电路集中竞争冒险的分析和消除方法 二、实验设备 数字电路实验箱,数字万用表,74LS00, 74LS86 三、实验原理 1 ?组合逻辑概念 通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路又称组合电路,组合电路的输出只决定于当时的外部输入情况,与电路的过去状态无关。因此,组合电路的 特点是无“记忆性”。在组成上组合电路的特点是由各种门电路连接而成,而且连接中没有反馈线存在。所以各种功能的门电路就是简单的组合逻辑电路。 组合电路的输入信号和输出信号往往不只一个,其功能描述方法通常有函数表达式、真值表,卡诺图和逻辑图等几种。 实验中用到的74LS00和74LS86的引脚图如图所示。 00 四2输入与非门 4B 4A 4Y 3B 3A 3Y 1A 1B 1Y 2A 2B 2Y GND 2?组合电路的分析方法。 组合逻辑电路分析的任务是:对给定的电路求其逻辑功能,即求出该电路的输出与输入之间的关系,通常是用逻辑式或真值表来描述,有时也加上必须的文字说明。分析一般分为
(1)由逻辑图写出输出端的逻辑表达式,简历输入和输出之间的关系。 (2)列出真值表。 (3)根据对真值表的分析,确定电路功能。 3?组合逻辑电路的设计方法。 组合逻辑电路设计的任务是:由给定的功能要求,设计出相应的逻辑电路。 一般设计的逻辑电路的过程如图 (1)通过对给定问题的分心,获得真值表。在分析中要特别注意实际问题如何抽象为几个输入变量和几个 输出变量直接的逻辑关系问题,其输出变量之间是否存在约束关系,从而过得真值表或简化真值表。 (2)通过卡诺图化简或逻辑代数化简得出最简与或表达式,必要时进行逻辑式的变更,最后画出逻辑图。 (3)根据最简逻辑表达式得到逻辑电路图。 四?实验内容。 1?分析,测试半加器的逻辑功能。 (1 )用74LS00组成半加器电路如图所示。写出逻辑表达式,验证逻辑关系。 (2 )用异或门74LS86和74LS00组成半加器,自己画出电路,将测试结果填入自拟表格中, 验证逻辑关系。 所以的卡诺图为:
《电子技术基础》实验报告 年级专业姓名学号 实验一数字钟实验 一、实验目的 1、初步了解数字电路的基本组成。 2、初步认识什么是数字信号、逻辑电平和逻辑关系,以及某些逻辑元件的基本逻辑功能。 3、初步接触数字电路的调试过程,以达到对数字电路有一个大体的感性认识。 二、实验任务 1、用74LS161型中规模计数器连接成一个十进制和一个六进制计数器。并 连接成一个六十进制的秒、分计数器。再用两片74LS161连接成一个二十 四进制计数器。与译码器、显示电路连接后将六十进制和二十四进制器连接 起来,完成能显示分、时的数字钟。 2、掌握译码器和计数器的大致工作原理 3、实验记录数码管的亮暗关系表,计数器、译码器输出与脉冲关系;并总结实验过程,绘 制好实验图表,体会译码器和计数器的大致工作原理,认真作好实验报告。 三、实验过程过程与结果 1、绘制数字钟电路:
实验二组合逻辑实验 实验目的: 1、掌握组合逻辑电路的功能测试方法及设计方法 2、熟悉几种典型组合逻辑电路的工作原理。 实验任务: 1、用与非门和非门(74LS00和74LS05型)设计一个半加器电路。只考虑被加数和加数的相应位相加,而不考虑相邻低位的进位,这种二进制数相加称为半加。因此,电路输入为被加数A和B加数,而输出为半加和S和向高位的进位C。要求设计出一个半加器单元。 2、用与非门和与-或-非门(74LS00和74LS54型)设计一个全加器电路。全加器与半加器相比较,输入信号多了一个低位的进位Ci-1,输出仍为全加和和向高位进位。设计一个全加器单元。 3、实验结束写出实验报告,必须包括各实验的电路图,测试后的真值表及有关数据。 三、实验过程过程与结果 1.绘制半加器电路和全加器电路: 半加器电路 全加器电路
实验四组合逻辑电路的设计及半加器、全加器 一、实验目的 1.掌握组合逻辑电路的设计与测试方法 2.掌握半加器、全加器的工作原理。 二、实验原理和电路 1、组合逻辑电路的设计 使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计 组合电路的一般步骤如图1.4.1所示。 图1.4.1 组合逻辑电路设计流程图 根据设计任务的要求建立输入、输出变量,并列出真值表。然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表达式。根据简化后的逻辑表达式,画出逻辑图,用标准器件构成逻辑电路。最后,用实验来验证设计的正确性。 1.半加器 根据组合电路设计方法,首先列出半加器的真值表,见表1.4.1。 写出半加器的逻辑表达式 S=AB+AB=A⊕B C=AB 若用“与非门”来实现,即为 半加器的逻辑电路图如图1.4.2所示。 在实验过程中,我们可以选异或门74LS86及与门74LS08实现半加器的逻辑功能;也可用全与非门如74LS00反相器74LS04组成半加器。
(a)用异或门组成的半加器 (b )用与非门组成的半加器 图1.4.2 半加器逻辑电路图 2.全加器 用上述两个半加器可组成全加器,原理如图1.4.3所示。 图1.4.3由二个半加器组成的全加器 表1.4.2 全加器逻辑功能表 表1.4.1 半加器逻辑功能 三、实验内容及步骤 1.测试用异或门(74LS86)和与非门组成的半加器的逻辑功能。 根据半加器的逻辑表达式可知,相加的和Y 是A 、B 的异或,而进位Z 是A 、B 相与,故半加器可用一个集成异或门和二个与非门组成如图1.4.4。 图1.4.4 用一个集成异或门和二个与非门组成半加器 ⑴ 在实验仪上用异或门和与门接成以上电路。A 、B 接逻辑开关,Y 、Z 接发光二极管显示。 ⑵ 按表1.4.3要求改变A 、B 状态,将相加的和Y 和进位Z 的状态填入下表中。 表1.4.3 ⑴写出图1.4.5电路的逻辑表达式。S i = C i = ⑵根据逻辑表达式列真值表,并完成表1.4.4,实验证之。 ⑶根据真值表画逻辑函数SiCi 的卡诺图。完成图1.4.6
实验一 半加器和全加器的设计 一、 实验目的 1、掌握图形的设计方式; 2、掌握自建元件及调用自建元件的方法; 3、熟练掌握MAXPLUS II 的使用。 二、实验内容 1、熟练软件基本操作,完成半加器和全加器的设计; 2、正确设置仿真激励信号,全面检测设计逻辑; 3、综合下载,进行硬件电路测试。 三、实验原理 1、半加器的设计 半加器只考虑了两个加数本身,没有考虑由低位来的进位。 半加器真值表: 半加器逻辑表达式:B A B A B A S ⊕=+=;AB C = LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT( A:IN STD_LOGIC; B:IN STD_LOGIC;
SO:OUT STD_LOGIC; CO:OUT STD_LOGIC ); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder IS BEGIN SO <= A XOR B; CO <= A AND B; END ARCHITECTURE fh1; A:60ns B:30ns 2.全加器的设计 全加器除考虑两个加数外,还考虑了低位的进位。全加器真值表:
全加器逻辑表达式: 1-⊕⊕=i i i i C B A S ;AB C B A C i i i i +⊕=-1)( 3、利用半加器元件完成全加器的设计 (1)图形方式 其中HADDER 为半加器元件。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT(ain,bin,cin:IN STD_LOGIC; cout,sum:out STD_LOGIC); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT( A:IN STD_LOGIC; B:IN STD_LOGIC;
(Multisim数电仿真)半加器和全加器
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实验3.5 半加器和全加器 一、实验目的: 1.学会用电子仿真软件Multisim7进行半加器和全加器仿真实验。 2.学会用逻辑分析仪观察全加器波形: 3.分析二进制数的运算规律。 4. 掌握组合电路的分析和设计方法。 5.验证全加器的逻辑功能。 二、实验准备: 组合电路的分析方法是根据所给的逻辑电路,写出其输入与输出之间的逻辑关系(逻辑函数表达式或真值表),从而评定该电路的逻辑功能的方法。一般是首先对给定的逻辑电路,按逻辑门的连接方法,逐一写出相应的逻辑表达式,然后写出输出函数表达式,这样写出的逻辑函数表达式可能不是最简的,所以还应该利用逻辑代数的公式或者卡诺图进行简化。再根据逻辑函数表达式写出它的真值表,最后根据真值表分析出函数的逻辑功能。 例如:要分析如图3.5.1所示电路的逻辑功能。 图3.5.1 1.写输出函数Y 的逻辑表达式: B AB AB A W =.......................................... 3.5.1 C WC WC W X =......................................... 3.5.2 D XD XD X Y =.......................................... A B C D Y X W &&&&&&& &&& & &
基础实验二、组合逻辑电路(半加器全加器及逻辑运算) 一、实验目的 1.掌握组合逻辑电路的功能侧试。 2.验证半加器和全加器的逻辑功。 3.学会二进制数的运算规律。 二、实验仪器及材料 器件 74LS00 二输入端四与非门 3片 74LS86 二输入端四异或门 1片 74LS54 四组输入与或非门 1片 三、预习要求 1.预习组合逻辑电路的分析方法。 2.预习用与非门和异或门构成的半加器、全加器的工作原理。 3.预习二进制数的运算。 四、实验内容 1.组合逻辑电路功能测试。 (1)用2片74 LS00组成图2. 1所示逻辑电路,为便于接线和检查,在图中要注明芯片编号及各引脚对应的编号。 (2)图中A、B、C接电平开关,接发光管电平显示。 (3)按表要求,改变A、B、C的状态填表并写出逻辑表达式。 (4)将运算结果与实验比较。 2.测试用异或门(74LS86)和与非门组成的半加器逻辑功能。 根据半加器的逻辑表达式可知,半加器Y是A、B的异或,而进位Z是A、B相与,故半加器可用一个集成异或门和二个与非门组成如图。
(1)在学习机上用异或门和与门接成以上电路.A、B接电平开关,Z 接电平显示。 (2)按表要求改变A、B状态,填表。 3.测试全加器的逻辑功能 (1)写出图2.3电路的逻辑表达式。 (2)根据逻辑表达式列真值表。 (3)根据真值表画逻辑函数S i、C i的卡诺图。
(5)按原理图选择与非门并接线进行测试,将测试结果记入表,并与上表进行比较看逻辑功能是否一致 4.测试用异或、与非和非门组成的全加器的逻辑功能。 全加器可以用两个半加器和两个与门一个或门组成,在实验中,常用一块双异或门、一个与或门和一个与非门实现。 (1)画出用异或门、与或非门和非门实现全加器的逻辑电路图,写出逻辑表达式。
班级 姓名 学号 实验二 组合电路设计 一、实验目的 (1) 验证组合逻辑电路的功能 (2) 掌握组合逻辑电路的分析方法 (3) 掌握用SSI 小规模集成器件设计组合逻辑电路的方法 (4) 了解组合逻辑电路集中竞争冒险的分析和消除方法 二、实验设备 数字电路实验箱,数字万用表,74LS00,74LS86 三、实验原理 1.组合逻辑概念 通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路又称组合电路,组合电路的输出只决定于当时的外部输入情况,与电路的过去状态无关。因此,组合电路的特点是无“记忆性”。在组成上组合电路的特点是由各种门电路连接而成,而且连接中没有反馈线存在。所以各种功能的门电路就是简单的组合逻辑电路。 组合电路的输入信号和输出信号往往不只一个,其功能描述方法通常有函数表达式、真值表,卡诺图和逻辑图等几种。 实验中用到的74LS00和74LS86的引脚图如图所示。 2.组合电路的分析方法。 组合逻辑电路分析的任务是:对给定的电路求其逻辑功能,即求出该电路的输出与输入之间的关系,通常是用逻辑式或真值表来描述,有时也加上必须的文字说明。分析一般分为一 Vcc 4B 4A 4Y 3B 3A 3Y 1A 1B 1Y 2A 2B 2Y GND 00 四2输入与非门
下几个步骤: (1)由逻辑图写出输出端的逻辑表达式,简历输入和输出之间的关系。 (2)列出真值表。 (3)根据对真值表的分析,确定电路功能。 3.组合逻辑电路的设计方法。 组合逻辑电路设计的任务是:由给定的功能要求,设计出相应的逻辑电路。 一般设计的逻辑电路的过程如图: (1)通过对给定问题的分心,获得真值表。在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题,其输出变量之间是否存在约束关系,从而过得真值表或简化真值表。 (2)通过卡诺图化简或逻辑代数化简得出最简与或表达式,必要时进行逻辑式的变更,最后画出逻辑图。 (3)根据最简逻辑表达式得到逻辑电路图。 四.实验内容。 1.分析,测试半加器的逻辑功能。 (1)用74LS00组成半加器电路如图所示。写出逻辑表达式,验证逻辑关系。 (2)用异或门74LS86和74LS00组成半加器,自己画出电路,将测试结果填入自拟表格中,验证逻辑关系。
电子通信与软件工程系2013-2014学年第2学期 《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级:姓名:学号:成绩: 同组成员:姓名:学号: ---------------------------------------------------------------------------------------------------------------------一、实验名称:组合逻辑电路(半加器全加器及逻辑运算) 二、实验目的:1、掌握组合逻辑电路的功能调试 2、验证半加器和全加器的逻辑功能。 3、学会二进制数的运算规律。 三、实验内容: 1.组合逻辑电路功能测试。 (1).用2片74LS00组成图4.1所示逻辑电路。为便于接线和检查.在图中要注明芯片编号及各引脚对应的编号。 (2).图中A、B、C接电平开关,YI,Y2接发光管电平显示. (3)。按表4。1要求,改变A、B、C的状态填表并写出Y1,Y2逻辑表达式.(4).将运算结果与实验比较. 2.测试用异或门(74LS86)和与非门组成的半加器的逻辑功能.根据半加器的逻辑表达
式可知.半加器Y是A、B的异或,而进位Z是A、B相与,故半加器可用一个集成异或门和二个与非门组成如图4.2. (1).在学习机上用异或门和与门接成以上电路.接电平开关S.Y、Z接电平显示.(2).按表4.2要求改变A、B状态,填表. 3.测试全加器的逻辑功能。 (1).写出图4.3电路的逻辑表达式。 (2).根据逻辑表达式列真值表. (3).根据真值表画逻辑函数S i 、Ci的卡诺图. (4).填写表4.3各点状态 (5).按原理图选择与非门并接线进行测试,将测试结果记入表4.4,并与上表进行比较看逻辑功能是否一致.
数字逻辑实验报告 实验项目利用逻辑门构成半加器和全 加器,设计一个2位并行加 法器 实验时间2019.11.13 实验目的通过实验学会设计加法器. 实验环境 硬件环境;实验板型号 Basys3 。 软件环境:Windows 64位;Vivado 2014.2 实验内容及步骤(含电路原理图/Verilog 程序、管脚分配、仿真结果等;扩展内容也列入本栏)实验内容:用vivado设计一个 2 位并行加法器:使用逻辑门实现一个半加器级联一个全加器构成两位并行加法器。 实验步骤: 1.由图分析输入,一共有4个输入(两个两位数的低位a0_in、b0_in,两个 两位数的高位a1_in、b1_in),3个输出(s0为低位相加的和,s1为高位相加的和,c_out为进位),需要异或门3个,与门3个,或门1个。 2.创建新的工程,加载IP核。 3.在 Project Navigator 下的 IP Integrator 下,点击 Create Block Design,创建新的 Block Design,根据上面的分析添加基本门电路、输入输出端口并连线。 加法器的BD设计图
4.完成原理图设计后,生成顶层文件和HDL代码文件。 5.到 I/O PLANNING界面下方的I/O ports 窗口中将设计端口与 FPGA 引脚 进行关联,在site栏将a0_in、a1_in、b0_in、b1_in、c_out、s0、s1分别设置为V16、V17、W16、W17、U16、E19、U19;I/O std 栏均设为 LVCMOS33。 实验3.2.2管脚约束图 6.综合、实现、生成bitstream。 7.连接实验版进行板级验证。
实验一:半加器与全加器实验 (1)实验目的与任务 目的:理解半加器、全加器原理;掌握加法器Verilog编写方法;熟悉基于Quartus II软件的Verilog代码文本输入设计流程。 任务:基于Quartus II软件和EDA实验箱完成全加器的设计、仿真与硬件测试。 (2)实验设备 带有windows操作系统和Quartus II软件的PC机一台;EDA实验箱一台(包含电源线和下载线)。 (3)实验内容 基于Quartus II软件使用Verilog HDL设计半加器与全加器,并进行仿真和硬件测试。 硬件测试方案:使用拨码开关SW1(被加数)、SW2(加数)和SW3(进位输入)作为输入,以发光二极管LED0(和)和LED1(进位输出)作为输出。拨动SW1、SW2和SW3,LED0和LED1显示正确。 原理图:
注意:原理图中的SW0、SW1、SW2应该为实验箱上的SW1、SW2、SW3。 (4)实验步骤 ①运行Quartus II软件,编写半加器和全加器的Verilog代码,并保存(半加器保存为h_adder.v,全加器保存为f_adder.v)。 ②创建工程,工程名为f_adder,把h_adder.v和f_adder.v添加到工程中,选择目标芯片为Cyclone III系列的EP3C120F780C8,不使用第三方EDA工具。
③编译。 ④使用Quartus II自带的仿真工具对全加器进行时序仿真(打开波形编辑器,设置仿真时间50us,波形文件存盘f_adder.vwf,将工程f_adder的端口信号节点选入波形编辑器中,总线数据格式设置和参数设置,编辑输入波形数据,启动仿真器,观察仿真结果)。 ⑤引脚锁定。 ⑥编译文件(产生JTAG编程文件f_adder.sof(掉电丢失);并通过转换得到JTAG间接编程文件f_adder_file.jic(掉电不丢失))下载,硬件测试,随意拨动实验箱中的SW1、SW2和SW3,观察LED0和LED1的变化。 (5)实验作业 对全加器的仿真运行结果进行截图,把截图粘贴到《EDA技术实验报告1》的代码部分最后。 编写半加器和全加器的Verilog代码(h_adder.v和f_adder.v)并进行注释,上交编译后的工程文件夹,该文件夹里要有h_adder.v(带注释)、f_adder.v(带注释)、f_adder.sof和f_adder_file.jic等文件。 把“EDA技术实验报告1.docx”和“工程文件夹”放入以“完整学号+姓名”命名的文件夹(比如:541513430101常晓鹤)中,然后把该文件夹打包交给学习委员。
实验二半加/减器与全加/减器 一、实验目的: (1)掌握全加器和半加器的逻辑功能。 (2)熟悉集成加法器的使用方法。 (3)了解算术运算电路的结构。 二、实验设备: 1、74LS00(二输入端四与非门) 2、74LS86(二输入端四异或门) 3、数字电路实验箱、导线若干。 (74LS00引脚图) (74LS86引脚图) 三、实验原理: 两个二进制数相加,叫做半加,实现半加操作的电路,称为半加器。A表示被加数,B表示加数,S表示半加和,Co 表示向高位的进位。 全加器能进行加数、被加数和低位来的信号相加,并给出该位的进位信号以及和。 四、实验内容: 用74LS00和74LS86实现半加器、全加器的逻辑电路功能。 (一)半加器、半减器 M=0时实现半加,M=1时实现半减,真值表如下:
(半加器图形符号) 2、 B A B A B A S ⊕=+= )(M A B C ⊕=
(二)全加器、全减器 1-i C B A S ⊕⊕= ))((1-i C B A M BC C i ⊕⊕?= 五、实验结果 半加器:B A B A B A S ⊕=+= )(M A B C ⊕= 全加器:1-i C B A S ⊕⊕= M C M C C i 21+=
其中11()i C A B C AB -=⊕+,21()i C A B C AB -=+ 为了方便,以下1i C -用C 表示 ()()(()()()I C AB AB CM AB AB CM ABM ABM ABCM ABCM ABCM ABCM ABM ABM ABCM ABCM ABCM ABCM ABCM ABCM ABCM ABCM BC ABCM ABCM ABCM ABCM M A B C BC =+++++=+++++=+++++++=++++=⊕⊕ 则))((1-i C B A M BC C i ⊕⊕?= 六、心得体会 本次实验做的是半加/减器和全加/减器两个电路,比上次实验复杂很多,因此充满了挑战性。实验过程中,我认识到了在利用给定的电子元件进行实验设计来实现某一种或多种功能时,对电路的化简非常重要,而且要符合给定元件的限定条件,只有将电路化简成为能够与给定元件相符的情况下才能达到实验目的。化简电路和连接电路需要注意细节,这就需要我们熟练掌握各类化简方式,保持清晰的思路;同样,错综复杂的电线容易让人眼花缭乱,这就需要高度的注意力与逻辑分析能力。
实验半加器和全加器 一、实验目的: 1.学会用电子仿真软件Multisim7进行半加器和全加器仿真实验。 2.学会用逻辑分析仪观察全加器波形: 3.分析二进制数的运算规律。 4. 掌握组合电路的分析和设计方法。 5.验证全加器的逻辑功能。 二、实验准备: 组合电路的分析方法是根据所给的逻辑电路,写出其输入与输出之间的逻辑关系(逻辑函数表达式或真值表),从而评定该电路的逻辑功能的方法。一般是首先对给定的逻辑电路,按逻辑门的连接方法,逐一写出相应的逻辑表达式,然后写出输出函数表达式,这样写出的逻辑函数表达式可能不是最简的,所以还应该利用逻辑代数的公式或者卡诺图进行简化。再根据逻辑函数表达式写出 W=..........................................3.5.1 A B AB AB WC X=.........................................3.5.2 W WC C X Y=..........................................3.5.3 XD D XD
2.进行化简: A W+ =........................................ AB = + B AB B A B A ............3.5.4 X+ W + W C =....................…..3.5 C + = + A A ABC C C B B C A B .5 B C D A B Y X C D X D A =D + = + + D + + ABC A B C D C D B +...........................…...3.5.6 A + A+ A C D BCD AB CD B 3. 列真值表: 4.功能说明: 逻辑图是一个检奇电路。输入变量的取值中,有奇数个1 则有输出,否则无输出。 组合电路的设计目的就是根据实际的逻辑问题,通过写出它的真值表和逻辑函数表达式,最终找到实现这个逻辑电路的器件,将它们组成最简单的逻辑电路。 例如:设计半加器逻辑电路。
数字电路实验报告 姓名: 班级: 学号: 同组人员: 实验二半加器、全加器及其应用
一、 实验目的 1. 了解74LS00、74LS86芯片的内部结构和功能; 2. 了解全加器和全减器的结构和功能; 3. 进一步熟悉逻辑电路的设计和建立过程。 二、 实验设备 1、 数字电路试验箱 2、 74LS00、74LS86 三、 实验原理 1、半加/减器原理 两个二进制数相加/减,能实现半加/减。实现半加操作的电路叫做半加器。表1是半加/减器的真值表。图1是半加器的符号。A 表示被加数,B 表示加数,S 表示半加和,C 表示向高位的进/借位,M 为控制端,当M 为1时是半减器,M 为0时是半加器。 表1 半加/减控制端 图1 2、全加/减器原理 全加器能进行加数、被加数和低位来的进位信号相加,并根据求和的结果给出该位的进位信号。图2是全加器的符号,如果用A i 、B i 分别表示A 、B 的第i 位,C i-1表示为相邻低位来的进位数,S i 表示为本位和数(称为全加和),C i 表示为向相邻高位的进位数。则根据全加运算规则可列出全加器的真值表;同理,全减器真值表也可列出。如表2(M 为1表示全减,M 为0表示全加)。
加/减控制端 图2 表2 3、画卡诺图并化简得到逻辑表达式 半加/减器逻辑表达式: S=A⊕B CO=(M⊕A)B=(((M⊕A)B)’1)’ 全加/减器逻辑表达式: S i=A⊕B⊕C i-1 C i=BC +(B⊕C i-1)(A⊕M)=((BC) ’((B⊕C i-1)(A⊕M))’)’ 四、实验内容 半加/减器器的电路图为简明起见,在此不画出,仅画出全加/减器的电路图。电路图说明:开关从左至右依次控制A、B、Ci-1、M。
实验3.5半加器和全加器 、实验目的: 1. 学会用电子仿真软件Multisim7进行半加器和全加器仿真实验。 2 ?学会用逻辑分析仪观察全加器波形: 3. 分析二进制数的运算规律。 4. 掌握组合电路的分析和设计方法。 5. 验证全加器的逻辑功能。 、实验准备: 组合电路的分析方法是根据所给的逻辑电路,写出其输入与输出之间的逻辑关系(逻辑函数表达式或真值表),从而评定该电路的逻辑功能的方法。一般是首先对给定的逻辑电路,按逻辑门的连接方法,逐一写出相应的逻辑表达式,然后写出输出函数表达式,这样写出的逻辑函数表达式可能不是最简的,所以还应该利用逻辑代数的公式或者卡诺图进行简化。再根据逻辑函数表达式写出它的真值表,最后根据真值表分析出函数的逻辑功能。 例如:要分析如图3.5.1所示电路的逻辑功能。 图 3.5.1 1. 写输出函数丫的逻辑表达式: W 二AAB ABB ......................................... 3.5.1 X =WWC WCC ....................................... 3.5.2 丫= XXD XDD ........................................ 3.5.3
2. 进行化简: W = AAB ABB 二 AB AB ................................................................... 3.5.4 X =WC Wc 二 ABC ABC ABC ABC ............................................... 5.5 …..3. Y =XD X D 二 A BCD ABCD ABCD ABCD 逻辑图是一个检奇电路。输入变量的取值中,有奇数个 1则有输出,否则 无输出。 组合电路的设计目的就是根据实际的逻辑问题,通过写出它的真值表和逻辑 函数表达式,最终找到实现这个逻辑电路的器件,将它们组成最简单的逻辑电路。 例如:设计半加器逻辑电路。 1.进行逻辑抽象: 如果不考虑的来自低位的进位将两个 1位二进制数相加,称为半加。设 A 、 B 是两个加数,S 是它们的和,Ci 是向高位的进位。贝肪艮据二进制数相加的规 律,可以写出它们的真值表如表 3.5.2所示。 3.列真值表: 表 3.5.1: A B C D Y 0 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 1 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 ..3.5.6 ABCD A BCD ABCD ABCD ................................ 4.功能说明: