西南交大 实验三 4位加法器设计

实验三4位加法器设计

西南交大计算机组成原理实验（代码）

实验要求：使用VHDL编写一位加法器，然后生成模块，调用模块用原理图方式设计4位加法器。

实验原理：本实验要实现ADC有进位的加法。

实验代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity e3 is

port(a,b,cin:in std_logic;

sum,cout:out std_logic);

end;

architecture one of e3 is

signal aa,bb,temp:std_logic_vector(1 downto 0);

begin

aa<='0'&a;

bb<='0'&b;

temp<=aa+bb+cin;

sum<=temp(0);

cout<=temp(1);

end;

原理图：

波形图设计：

一位加法器：

4位加法器：

【有间快题】西南交大风景园林考研趋势(有间快题)-2017年刘老师预测

从大数据看风景园林考研趋势 有间快题 本文提取北林、同济、华南理工等高校近年的考研题目信息作为样本，概括总结风景园林专业的考研大趋势，为芸芸画图狗省去若干搜集材料的时间及信息不对等的麻烦。 北林同济是风景园林专业的风向标这一点不必赘述，它们的出题走向无疑意义匪浅。许多景观专业考研不是辣麽热门的学校现在或许还在这类高校题目历程的前中期阶段，所以不难据此对其出题走势做基本判断。 另外基于地域性，选择了交大和川大两所高校作样本；以华南理工作为考察小建筑设计的老八校代表。话不多说先上高颜分析图~~ 五所学校风景园林考研题目与设计面积（单位：公顷） 据图直观可见景观考研的地块面积大多集中于“1~3 hm2”之间，偶见10 hm2以上的超大地块规划，或1 hm2以下的小场地详细设计。题目大类多出自“城市公共绿地”、“城市公园”、“居住区”、“校园绿地”、“城市广场”等，偶见“售楼部景观”、“休闲农场”之辈非主流~ 五所学校考研题目信息关键词

关于题目信息不好一概而论，请待后文详细分解及文末总结~ 一、北京林业大学 就北林本身而言，纵观十年题目不难解析，其出题历程大致经历了几个阶段，前期题目较为简易，设计要求抽象主观，场地多为平整规则的空地，考察内容倾向于空间形态。图面表现好占优势，也容易塑造出一些所谓快题套路，市面上几年前出版的快题书目案例就多为此类。 然而考生水平年年见长，原先的考察方法不能筛选出优质考生时，自然开始增添一些场地要素如保留植被与建筑，或基地条件如滨水、高差等，并持续关注场地流线。14年起，除了对竖向设计的要求精确化以外（等高线间距1m），开始强调生态景观设计，16年明确要求设计无径流外排的“低影响开发”雨水花园便是鲜明的旗帜，这也是整个景观行业的热点。此外，15、16年都选取了分散破碎的基地，考察统筹协调能力；都要求为附近的居民、工作人员和学生提供公共服务空间，即满足多元化的社会需求，这点也与同济近年考题相呼应。 总之，特别是前几年开始要求纯线稿交图起，北林明显表现出对方案能力的

实验一 八位全加器的设计

电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表

实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。

2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：

西南交通大学本科毕业设计工作规定

西南交通大学本科毕业设计（论文）工作规定 毕业设计（论文）是实现学生培养目标的重要教学环节，其质量是衡量教学水平，学生毕业和学位资格认证的重要依据，也是实现学生培养目标的综合体现。搞好学生的毕业设计（论文）工作，对全面衡量和提高教学质量具有重要的意义。为了适应当前教学和评估工作及进一步提高教学质量的需要，特制定本《工作规定》。 一、毕业设计（论文）的基本教学要求 1．培养学生综合运用所学的基础理论、基本知识和基本技能的能力； 2．培养学生的创新精神和自学能力； 3．学生能够对工程和社会的实际问题进行分析、论证，提出解决方案； 4．学生得到工程设计方法和科研能力的初步训练； 5．培养学生正确的设计思想、理论联系实际的工作作风和严肃认真的科学态度；对文科专业还应注重培养学生运用马克思主义的基本原理和正确的思想方法，分析和解决社会、经济、政治、文化等问题的能力； 6．训练和提高学生的设计能力、理论计算能力、实验研究能力、经济分析能力、外文阅读和使用计算机的能力，以及社会调查、查阅文献资料和文字表达等基本技能。 二、毕业实习的要求 1．毕业实习的单位与内容原则上应与毕业设计（论文）任务相关联，以便于学生更好地收集毕业设计（论文）的相关资料； 2．毕业实习任务应力争与学生就业单位的工作范围接近，以利于发挥学生进行毕业实习的积极性和主动性； 3．毕业实习应拟定毕业实习指导书或计划，毕业实习报告应规定基本内容，拟定框架要求； 4．毕业实习期间，学生应每日填写实习日志，内容包括：实习时间、地点、单位、内容、收获和体会，也可摘抄实习实测数据资料。实习结束后撰写实习报告，实习日志和实习报告在实习完成后交指导教师，作为毕业实习成绩评定的依据； 5．教师按照实习计划的要求，根据学生的实习日志、实习报告、考核成绩、表现等综合评定实习成绩，成绩按优、良、及格、不及格四级制进行评分，也可作为毕业设计（论文）的一部分进行成绩评定。成绩评定标准如下： 优：全部完成实习计划要求，实习报告和实习日志有丰富的实际材料，并对实习内容进行全面、系统的总结，能运用学过的理论对某些问题加以深入的分析，考核时能够圆满回答问题，无违纪现象者； 良：全部完成实习计划要求，实习报告和实习日志比较系统地总结和体现了实习内容，考核时能圆满回答问题，无违纪现象者； 及格：达到实习计划中规定的基本要求，实习报告和实习日志有主要的实际材料，内容基本正确，但不够完整、系统，考核中能基本回答主要问题，但有某些错误；

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。 底层文件： LIBRARY ieee;

USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );

实验一-加法器的设计与实现讲解

实验项目二：简单计算器设计与实现基本要求： 1. 能够实现加减运算 2. 能够实现乘法运算 扩展要求： 1.能够实现除法运算 一、实验目的 利用原件例化语句完成一个8位加法器的设计。 二、实验环境 Quartus II 开发系统 三、实验内容 1、掌握层次化设计的方法； 2、掌握一位全加器工作原理； 3、掌握用VHDL文本输入法设计电子线路的详细流程； 4、掌握元件例化语句用法； 5、熟悉软硬件设计验证方法。 四、实验过程 设计思想： 8位二进制加法器可以由8个全加器通过级联的方式构成。根据全加器级联的原理，用VHDL设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加器采用元件例化的方式实现加法器。 实验步骤： 1、设计一个全加器 新建工程，建立源文件，输入VHDL设计文件，如下图所示：

完成设计文件输入后，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示： 由图可知仿真结果正确。 2、元件例化 把VHDL设计文件转为原理图中使用的元件。在文件菜单File中选择Creat/Update选项，单击Create Symbol File for Current File 选项，系统自动生成相应的元件标号。 重复新建文件的操作，选择Block Diagram/Schmatic File 选项，新建一个原理图文件，在添加元件列表中可以看到自动生成的元件，选择full_adder这个元件添加到原理图中，如下图所示：

3、完成顶层图的设计 用生成的元件标号，完成顶层图的设计。这里有两种方法，一种是直接用原理图设计，根据原理图设计工具的使用方法，完成顶层文件的设计，这个方法比较复杂，所以这里选择另一种方法，通过VHDL设计文件。 继续建立源文件，输入VHDL设计文件，如下图所示： 依照上述步骤，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示：

8位全加器的设计

课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日

课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日

一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3

西南交通大学本科毕业论文

浅析建筑施工安全管理问题及对策研究 大学本科毕业论文浅析建筑施工安全管理问题及对策研究 姓名：龙浩 学号： 专业：土木工程 导师： 学校代码：

毕业论文声明 本人郑重声明： 1. 此毕业论文是本人在指导老师下独立研究取得的成果，除了特别加以标注和致谢的 地方外，本文不包含其他人或其它机构已经发表或撰写过的研究成果。对本文研究做出重要贡献的个人与集体均已在文中作了明确标明。本人完全意识到本声明的法律结果由本人承担。 2. 本人完全了解学校、学院有关保留、使用学位论文的规定，同意学校与学院保留并 向国家有关部门或机构送交此外的复印件及电子版，允许此文被查阅和借阅。本人授权西南交通大学网络教育学院可以将此文的全部或部分内容编入数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本文。 3. 若在西南交通大学网络教育学院毕业论文审查小组复审中，发现本文有抄袭，一切 后果均由本人承担（包括接受毕业论文成绩不合格、缴纳毕业论文重新学习费、不能按时获得毕业证书等），与毕业论文指导老师无关。 作者签名：龙浩日期：2014年9月20日

网络教育学院 毕业设计(论文) 任务书 Ⅰ、毕业设计（论文）题目： 浅析建筑施工安全管理问题及对策研究 Ⅱ、毕业设计（论文）使用的原始资料（数据）及设计技术要求： 1、查阅相关案例资料，熟悉我国施工现场管理安全现状。 2、查阅相关标准、熟知规范变化情况，了解施工现场安全管理中存在的遗留和漏洞。 3、掌握施工现场安全管理切入点、方法及控制要点。 Ⅲ、毕业设计（论文）工作内容：

1、查阅相应规范、标准，及时了解其更新情况。 2、通过施工现场安全管理的实践活动，熟悉施工现场可能存在安全隐患、施工现场安全控制过程中容易疏漏的工作，从此点入手进行剖析。 3、结合实习施工现场，通过典型以往安全事故进行分析，总结事故原因(技术、管理)，然后进行和项目部人员安全分享；提高项目部安全管理水平。 4、完成毕业设计事件工作，完成毕业论文编写。 Ⅳ、主要参考资料： [1]叶刚.浅谈建筑工程的施工安全管理问题及对策[J].科技创新导报,2009, [2]全裕利.房屋建筑施工质量管理[J].湖南经济管理干部学院学报,2005. [3]党宏斌.浅论建筑施工安全管理的现状及努力方向[J].建筑安全,2007, 西南交通大学学院（系）土木工程专业类1103本科班学生龙浩 毕业设计（论文）时间：年月日至年月日答辩时间：年月日 成绩： 指导教师： 兼职教师或答疑教师（并指出所负责部分）：

EDA FPGA设计实例 四位加法器(含源程序)

EDA FPGA 四位加法器设计说明：程序使用原件例化语句编写。 半加器程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY bjq IS PORT(A,B:IN STD_LOGIC; Y,Co:OUT STD_LOGIC); END bjq; ARCHITECTURE bjqbehv OF bjq IS SIGNAL c,d:STD_LOGIC; BEGIN c<=A OR B; d<=A NAND B; Co<=NOT d; Y<=c AND d; END bjqbehv; 全加器程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY qjq IS

PORT(Ci,A,B:IN STD_LOGIC; S,Co:OUT STD_LOGIC); END qjq; ARCHITECTURE qjqbehv OF qjq IS BEGIN S<=A XOR B XOR Ci; Co<=(A AND B) OR (A AND Ci) OR (B AND Ci); END qjqbehv; 加法器例化程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY jfq4 IS PORT(A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0); y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); Co:OUT STD_LOGIC); END jfq4; ARCHITECTURE jfq4behv OF jfq4 IS COMPONENT qjq PORT(Ci,A,B:IN STD_LOGIC; S,Co:OUT STD_LOGIC); END COMPONENT; COMPONENT bjq PORT(A,B:IN STD_LOGIC; Y,Co:OUT STD_LOGIC); END COMPONENT; SIGNAL C0,C1,C2:STD_LOGIC; BEGIN u1:bjq PORT MAP(A(0),B(0),Y(0),C0); u2:qjq PORT MAP(C0,A(1),B(1),Y(1),C1); u3:qjq PORT MAP(C1,A(2),B(2),Y(2),C2); u4:qjq PORT MAP(C2,A(3),B(3),Y(3),Co); END ARCHITECTURE jfq4behv; 兄弟加qq 352995783，技术交流。 暮落 2011年12月2日

加法器设计介绍

加法器设计介绍 算术逻辑部件主要处理算术运算指令和逻辑运算指令，它的核心单元是加法器。这个加法器是影响算术逻辑部件整体性能的关键部分，因为几乎所有的算术运算和逻辑运算，都要通过它来完成。 加法器结构包括串行进位加法器(Carry Ripple Adder，CRA)、进位跳跃加法器(cany skip Adder，CKA)，以及较高速度的进位选择加法器(carry select Adder，CSA)、超前进位加法器(Can 了Look—a}lead Adder，CLA)和并行前缀加法器(Parallel Prcfix Adder)等。 串行进位加法器(CRA) 串行进位加法器是最简单、最基本的加法器结构。串行进位加法器的进位像水波一样依次通过每位，因此也称为“行波进位加法器”。它每次只能进行一位运算，因此速度很慢。 如下图所示 进位跳跃加法器(CKA) 进位跳跃加法器是串行进位加法器的改进结构。它将整个加法器分为几个组，如果某组的所有进位传播信号都为“1”，则将该组的进位输入直接传送到输出，而不需要进行进位运算。这个过程好像进位做了一个跳过该组的动作，因此称为进位跳跃加法器。 为了实现跳跃进位，每组需要增加一个多路选择器和一个与门，这种结构可以提高加法器的运算速度，但是，速度的提高只有在某些特定的情况下才会出现。如下图所示

进位选择加法器(CSA) 进位选择加法器采用资源复制的基本思想，用硬件来换取速度。它将整个加法器分为几 个组，每组有两条路径，进位输入为“O”和“1”的两种情况通过两条路径同时计算。一 旦该组进位输入信号到来，通过多路选择器选择正确的进位输出与和值。如下图所示 由于采用了前瞻的思想，因此进位选择加法器的速度有很大提高。如果整个加法器分为 M 组，则运算延时可由第一组进位延时、M 个多路选择器的延时及一个和产生延时相加得到。进位选择加法器虽然具有较快的速度，但由于它采用了资源复制的方法，因此实现代价 也成倍增加。 一般的进位选择加法器每组具有相同的位数，延迟也与位数成线性关系，称为“线性进 位选择加法器”。如果不把每组设置为相同的位数，而是从低位到高位组内位数逐渐增大， 例如第一组2 位，第二组3 位，等三组4 位，等等。这种逐组位数加长的方法使加法器结构具有亚线性延迟的特性。经过计算，这种结构的延迟与位数的平方根成正比，因此称为“平 方根进位选择加法器”。

西南交大-结构抗震及高层建筑-离线作业

—年第学期 离线作业 科目：结构抗震及高层建筑 姓名： 学号： 专业：土木工程（工民建） 西南交通大学远程与继续教育学院 直属学习中心

结构抗震及高层建筑第次作业（主观题） 三、主观题(共道小题) .在框架－剪力墙结构体系中，如结构刚度特征值很大，则其性能趋近于（框架）结构。 .在框架－剪力墙结构体系中，如结构刚度特征值很小，则其性能趋近于（剪力墙）结构。 .高层结构平面布置时，应使其平面的质量中心和刚度中心尽可能靠近，以减少（扭转效应）。 .在地震区须设伸缩缝、沉降缝、防震缝的房屋，缝宽均按（防震缝缝宽）考虑。 .用手算方法计算框架在水平荷载作用下的内力时，一般可采用（反弯点和值）法。 .高层建筑结构设计有哪些特点？ ①水平荷载成为设计的主要荷载和决定因素；②侧向变形成为设计的主要矛盾和控制指标；③层数较多时，构件轴向变形的影响不容忽略；④结构延性成为设计的重要指标。 .多层及高层建筑钢筋混凝土结构有哪几种主要体系？ 有框架、剪力墙、框架，剪力墙（筒体）、筒中筒、成束筒、巨形框架等 .在进行高层建筑结构的平面布置时应注意什么？ 应注意：①有利于抵抗水平和竖向荷在；②受力明确，传力路径清楚；③形状简单、规则、对称；④尽量使刚度对称，以减小扭转的影响 .高层建筑设计中，应遵循什么基本原则来处理变形缝的设置？ 在高层建筑中设置变形缝会给结构及建筑设计带来困难，并增加造价和施工复杂性，因此尽量不设缝，而采取各种措施来解决好沉降不均匀、温度收缩应力或体型复杂等问题 .高层建筑设计中，可采取哪些措施以使高层部分与裙房部分不设沉降缝？ ①采用桩基或采取减少沉降的有效措施，使沉降差降低在允许范围内；②主楼与裙楼采用不同的基础形式，并宜先施工主楼，后施工裙房，调整土压力使后期沉降基本接近；③地基承载力较高、沉降计算较为可靠时，主楼与裙楼的标高预留沉降差，待沉降基本稳定后再连为整体，使两者标高最后保持基本一致.框－剪结构中剪力墙布置要点什么？ 剪力墙布置要点：剪力墙宜对称布置；剪力墙应贯通全高；在层数不多时，剪力墙可做成形或形等；剪力墙靠近结构外围布置；剪力墙的间距不应过大 .有一正方形截面的钢筋混凝土框架柱，抗震等级为三级，柱底截面的内力设计值＝，，采用对称配筋，混凝土强度等级，，钢筋为级，，轴压比限值[]，请根据轴压比限值初步确定此框架柱的截面尺寸。 为满足框架柱抗震设计的轴压比要求： 由≤[ μ ] 可得到：≥ [ μ ] × ≈

西南交大本科毕业设计排版模板(地铁车站)

西南交大本科毕业设计排版模板(地铁车站) -CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN

西南交通大学 本科毕业设计（论文） XX地铁X号线XXX站设计 年级：XXXX级 学号：XXXXXXX 姓名：XXX 专业：土木工程 指导老师：XXX

20XX 年 X月

院系土木工程学院专业土木工程 年级 20XX 姓名 XXX 题目 xx地铁x号线xx站设计 指导教师XXX 评语 指导教师（签章）评阅人 评语 评阅人（签章） 成绩 答辩委员会主任（签章） 年月日

毕业设计任务书 班级土木xx班学生姓名xxx 学号20xxxxxx 发题日期：20xx年 xx 月 xx 日完成日期：20xx年 xx 月 xx 日 题目 xx地铁x号线xx站设计 1、本论文的目的、意义 通过本毕业设计对一个实际地铁车站的规划与设计、施工方案编制，培养土木工程专业学生对基本知识和基本技能的应用能力，为学生今后从事相关设计与施工工作奠定基础。学生通过参与本毕业设计，了解地铁车站设计的流程，培养对资料的收集和分析、相关规范的选择和运用能力，掌握地铁车站的设计方法及施工技术、强化计算软件的使用、以及熟悉设计文本的编制全过程，另外培养理论分析与设计运算能力、解决工程问题的能力，对学生系统地掌握专业知识技能具有重要的作用。 2、学生应完成的任务 （1）车站建筑设计：根据设计原则和技术标准比选车站的总平面布置方案（至少完成两个方案对比论证）、对车站规模进行计算、对车站建筑布局进行设计（站台层、站厅层及结构断面），并绘制车站建筑设计图纸； （2）车站的围护结构设计：根据设计原则和技术标准比选围护结构方案、拟定围护结构主要尺寸及参数、确定荷载图示及计算图示、采用计算软件对围护结构（含标准横断面及非标横准断面）不同工况进行计算及验算，并绘制车站围护结构设计图纸； （3）车站主体结构设计：根据设计原则和技术标准拟定结构尺寸及材料、确定荷载种类并进行荷载组合及计算、确定计算模型和计算图示、采用数值计算软件对车站结构内力进行计算（标准横断面+非标准横断面，或标准横断面+纵梁）、进行主要构件的配筋计算及验算、进行车站抗浮验算，并绘制车站结构横断面（及纵梁）配筋图； （4）车站结构防水设计：根据防水设计原则和标准选取合适的主体结构防水构造体系、确定结构自防水设计要求、确定各结构部位附加防水层措施及细部构造节点防水措施、确定主要防水材料的材质要求指标，并绘制车站防水设计图纸；

基于FPGA的快速加法器的设计与实现

基于FPGA的快速加法器的设计与实现 赵亚威1吴海波2 （1．沈阳理工大学，辽宁沈阳 110045； 2．东北大学，辽宁沈阳 110004） E-mail: hb_0427@https://www.wendangku.net/doc/ac13420049.html, 摘要：加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法，对各自性能加以分析比较，在此基础上采用流水线结构设计了一个8bit的加法器。并在Xilinx 公司的ISE 5.2i 软件环境下, 采用VHDL和Verilog HDL 硬件描述语言进行了设计实现并使用Modelsim进行仿真验证，在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其它结构实现的加法器。 关键词：加法器、进位、FPGA、Verilog HDL、流水线 1. 引言 算术逻辑单元(ALU) 不仅能完成算术运算也能完成逻辑运算,是微处理器芯片中的一个十分重要的部件[3]。但是所有基本算术运算（加、减、乘、除）最终都可归结为加法运算，所以加法运算的实现显得尤为重要。对于多位加法操作来说,因为存在进位问题,使得某一位计算结果的得出与所有低于它的位都相关。为了减少进位传输所耗费的时间,提高计算速度,人们设计了多种类型的加法器,提出了很多实现加法器的设计方法，如行波进位加法器、快速行波进位加法器、超前进位加法器等。以上提到的都是并行加法器，此外还有串行加法器，其具有占用资源少、设计灵活等优点。 2. 常用加法器设计方法的分析比较 并行加法器中全加器的位数与操作数的位数相同,可同时对操作数的各位相加。影响运算速度的主要是传递进位信号的逻辑线路(即进位链)。接下来就上面提到的几种并行加法器加以分析比较。 2.1 行波进位加法器 N位行波进位加法器是将N个一位全加器串联进行两个N位数的相加,进位是采用串行进位的方法来实现的,即本级的C out作为下一级的C in参与下一位的加法运算[3]。这种加法器结构简单，但速度较慢，从其逻辑表达式: Sum i = A i⊕B i⊕C i，C i + 1 =A i B i + C i(A i⊕B i)可以看 - 1 -

校园道路交通组织方案设计

机械与车辆学院交通工程专业课程设计校园道路交通组织方案设计 指导老师：林科吴小丹 班级：08交通工程2班 姓名：唐庆丽 学号： 080402021038 成绩： 中国·珠海 二○一一年十一月

校园道路是人们在校园中通行的载体和校园规划中的重要组成部分。道路在校园中不但是疏导交通的通道，构成校园规划的骨架，而且为在校园中行进的师生提供观赏风景的通道。 北京理工大学珠海学院校园交通情况日趋复杂,自行车规模越来越大以及机动化程度不断上升引发了一系列的交通安全、交通冲突、道路拥挤、停车空间不足等问题,针对目前这些交通现状问题,在现有的交通条件下对本校园道路交通组织进行优化方案设计, 对校园的交通进行有效的组织，保障校园内的交通安全。 关键词：校园交通交通冲突道路拥挤优化方案

The campus road is the people in the campus through the carrier and an important part of campus planning. Roads in the campus is not only the traffic channel, forming the campus planning framework, but also in campus through the teachers and students to provide viewing scenery channel. Beijing Institute of Technology Zhuhai university campus traffic situation is complex with each passing day, bicycle increasingly large scale and mechanization degree rise ceaselessly caused a series of traffic safety, traffic conflict, road congestion, parking space problems, aiming at these traffic problems, the existing traffic conditions on the campus road traffic organization optimized design, on the campus of traffic through the effective organization, ensure the traffic safety on campus.

8位全加器设计

基于原理图的8位全加器设计 实验目的：熟悉利用Quartus II的原理图输入方法设计简单的组合电路，掌握层次化设 计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理：一个8位全加器可以由8个1位全加器串行构成，即将低位加法器的进位输 出cout与相临的高位加法器的最低位输入信号cin相接。 试验任务：1.完成半加器和全加器的设计。 2.建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，完成编译、综合、适配、仿真和硬件测试。 实验步骤： 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus II，选择file—>new命令，在弹出的窗口中选择block diagram/schematic file 选项，单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择inset—>symbol命令，将弹出元件输入对话框。 （3）单击“…”按钮，找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项（假设软件安装在D盘），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口中的ok按钮，即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件和引脚后，连接好电路，再输入各引脚名。 （4）选择file—>save as命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图取名为h_adder.bdf，并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成可调用的元件。在打开半加器原理图文件的情况下，选择file—>create/update—>create symbol file for current file命令，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待高层次设计中调用。4.设计全加器顶层文件 打开一个原理图编辑窗口，方法同前。在新打开的原理图窗口中双击，在弹出的窗口中选择project选项，选择h_adder.bdf，并调入其他元件，连接好电路。以f_adder.bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件，方法同上。 2.调入元件，连接电路图，以8f_adder.bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder.bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析：

西南交通大学本科毕业设计(论文)撰写规范-新(DOC)

西南交通大学本科毕业设计(论文)撰写规范 毕业设计（论文）是实现学生培养目标的重要教学环节,其质量是衡量教学水平、学生毕业和学位资格认证的重要依据。毕业设计（论文）撰写是本科生培养过程的基本训练之一，必须按照确定的规范认真执行。指导教师应加强指导，严格把关。 毕业设计（论文）撰写应符合国家及各专业部门制定的有关标准，符合汉语语法规范。 1内容要求 1.1 题目 题目应恰当、准确地反映本课题的研究内容。毕业设计（论文）的中文题目应不超过25字，并不设副标题。 1.2 摘要与关键词 1.2.1 摘要 摘要是毕业设计（论文）内容的简要陈述，是一篇具有独立性和完整性的短文。摘要应包括本设计（论文）的创造性成果及其理论与实际意义。摘要中不宜使用公式、图表，不标注引用文献编号。避免将摘要写成目录式的内容介绍。 1.2.2 关键词 关键词是供检索用的主题词条，应采用能覆盖毕业设计（论文）主要内容的通用技术词条（参照相应的技术术语标准）。关键词一般列3～5个，按词条的外延层次排列（外延大的排在前面）。 1.3 毕业设计（论文）正文 毕业设计（论文）正文包括绪论、论文主体及结论等部分。 1.3.1 绪论 绪论一般作为第一章。绪论应包括：本研究课题的学术背景及理论与实际意义；国内外文献综述；本研究课题的来源及主要研究内容；研究的基本思路与采用的方法。 1.3.2 毕业设计（论文）主体 毕业设计（论文）主体应结构合理，层次清楚，重点突出，文字简练、通顺。主

体的内容应包括以下各方面： 本研究内容的总体方案设计与选择论证； 本研究内容各部分（包括硬件与软件）的设计计算； 本研究内容试验方案设计的可行性、有效性以及试验数据处理与分析； 本研究内容的理论分析。对本研究内容及成果应进行较全面、客观的理论阐述，应着重指出本研究内容中的创新、改进与实际应用之处。理论分析中，应将他人研究成果单独书写，并注明出处，不得将其与本人提出的理论分析混淆在一起。对于将其他领域的理论、结果引用到本研究领域者，应说明该理论的出处，并论述引用的可行性与有效性。 1.3.3 结论 毕业设计（论文）的结论单独作为一章排写，但不加章号。 结论是对整个毕业设计（论文）主要成果的总结。在结论中应明确指出本研究内容的创造性成果或创新点理论（含新见解、新观点），对其应用前景和社会、经济价值等加以预测和评价，并指出今后进一步在本研究方向进行研究工作的展望与设想。结论内容一般在2000字以内。 1.4 致谢 对导师和给予指导或协助完成毕业设计（论文）工作的组织和个人表示感谢。内容应简洁明了、实事求是。对课题给予资助者应予感谢。 1.5 参考文献 1.6 外文资料翻译 是毕业设计（论文）工作阶段，对学生外文阅读能力的培养和锻炼，内容要求与学生进行毕业设计（论文）内容相关，或与学生本专业相关。字数不少于1万外文字符，有中文译文，并附上翻译资料原文。作为附件打印，放入毕业设计（论文）资料袋存档。 2 书写规定 2.1 毕业设计（论文）字数

实验二一位8421BCD码加法器的设计

实验二一位8421BCD码加法器的设计 一、实验目的 1. 理解四位加法器7483和四位比较器7485的工作原理及使用 2. 掌握一位8421BCD码加法器的工作过程 3. 进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验内容 1.采用画原理图的方法设计一位8421BCD码加法器。要求使用四位 加法器7483和四位比较器7485及必要的逻辑门电路。 三、分析过程 7483是四位二进制加法器，其进位规则是逢16进1。而8421BCD 码表示的是十进制数，进位规则是逢10进1。用7483将两个1位BCD码相加时，当和小于等于9时，结果正确；当和大于9时，需加6进行修正。 实验中要求使用7483、7485及必要的逻辑门完成。由于7483通过输出引脚C4 S3 S2 S1 S o输出二进制的和，7485是四位比较器，关键在于如何通过7483及7485的输出判断何时应对结果修正以及如何修正。 由于两个1位十进制数相加时，和的取值范围是0—18,将该范围内各数值对应的二进制数和8421BCD码列表，以便寻找何时应对结果修正以及如何修正

从表中分析可得出如下结论: 当7483输出的二进制数的和为0---9时，即S3 S2 S1 SO W 9时结果正确，不需修正；当和为10-----15时S3 S2 S1 S）> 9时，需加6 修正，此种情况可将7483的输出S3 S2 S1 S0送入7485的输入引脚A3 A2 A1 A0 ,将1001（即卩9）送入7485另一组输入引脚B3 B2 B1 B0, 若7485的输出A> B=1，则说明需加6修正；当和为16、17、18时，结果需加6修正。此种情况7483的输出S3 S2 S1 S）v 9,但C4=1。 综合以上分析，当7483输出的二进制数的和S3 S2 S1 S）> 9或 C4=1时结果需修正。此修正的条件可通过7485的输出A> B和7483 输出的C4通过逻辑或门（OR1获得。当OR1输出为1时需修正，当OR1输出为0时不需修正。（分析出何时应对结果修正）

快速加法器的设计与应用

实验报告 课程名称： 数字系统设计实验 II 指导老师：屈民军、唐奕 成绩：_________________ 实验名称： Lab7 快速加法器的设计与应用 实验类型： 设计型 _ 一、 实验要求 实验任务为3.3：采用“进位选择加法”技术设计32位加法器 二、 实验设计思路 “进位选择加法”是通过增大元器件数量、增加硬件面积来提高运算性能。以四位先行加法器为最基本的运算单元，并在每个单元内分别计算出初始进位为‘0’和‘1’时的结果，再通过数据选择器（根据从低一级的进位信号来判断初始进位的值）选择出正确的该四位加法结果，并且将该四位中最高位的进位输出给下一级，作为下一级的初始进位输入。 具体分析：将32位的计算分为八块，0-3位为一块，4-7位一块，依次类推。除去第一块（0-3位的计算），后7块采用进位选择，即每块均计算出初始进位为‘0’或者‘1’时的情况，然后根据低一级的进位输出，来选择正确的结果。 因此，首先要设计4位的先行进位加法器。根据书上的公式，即可实现。这里可以看到，为了提高运算速度，每一个进位的计算都直接依赖于整个加法器的最初输入，而不需要等待相邻低位的进位传递。所以，在verilog 代码中关于c[3],c[2],c[1],c[0]的公式要全部展开，而不是利用前面的进位来计算后面的进位值。 之后，就是模块调用，第一块调用一个4为先行进位加法器，后面七块全部调用两个4为先行进位加法器。 专业：信息与通信工程 姓名：陈博华 学号：3120101830 日期：2014-12-01 地点：教11-400

三、verilog代码部分 整个工程（包括测试文件）的代码有 分别为：1位全加器及其测试文件，4位先行进位加法器及其测试文件，32位快速加法器及其测试文件，和数据选择器。 其中代码 为了充分加快运算速度，，每一位的进位直接依赖于整个加法器的最初输入。 四、仿真结果及其分析 1、四位先行进位加法器的仿真

八位二进制加法器课程设计

长安大学电子技术课程设计 课题名称______________ 班级______________ 姓名______________ 指导教师 日期______________

前言 8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。 那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。最后输出的就是一个三位十进制数，其范围在000到510之间。通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。 为实现上述目的，我们需要查阅相关资料。通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。