数电实验_ 数码管显示控制电路_西北工业大学

数字电路课程

实验报告

班级：

姓名：

学号：

学院：软件与微电子学院

专业：软件工程

指导教师：

2012年5月2

实验六数码管显示控制电路

一、实验目的

A.设计一个逻辑电路，使数字显示译码器依次显示0123413135；

B.掌握74LS00 74LS90芯片的综合应用。

C.熟悉常用中规模计数器的逻辑功能。

D.掌握二进制计数器和十进制计数器的工作原理及使用方法。

E.学会利用计数器进行不规则数列的输出。

F.掌握由真值表作卡诺图并列些函数表达式的方法步骤。

二、实验设备

（1）数字电路实验箱

（2）数字双踪示波器

（3）74LS00，74LS90

（4）导线若干

三、实验原理

首先，我们知道74LS90可以输出8421BCD码和5421BCD码，要使得数字显示所要求的顺序，相对应74LS47的输入可以通过对以上两种码中的一种进行变换得到。由于实验设备的限制，我们只能实现由5421BCD码到8421BCD码的转换。接着，我们列出了8421BCD码，

5421BCD码以及要求序列对应的译码器的输入，进行比较：

根据题目要求，目标显示如下：

四、实验内容

实现0，2，4，6，8，1，3，1，3，5计数

五：实验方法及结果

实验方法：

由实验原理中的三个表格，通过卡诺图化简如下： （1） 对F8，由图（2）可知只需接地就可以； （2） 对F4，有图（1）可知 F4= Q 3； （3） 对F2，卡若图如下：

可得,

20102F Q Q Q Q ?=

（4）对F1，卡若图如下：

可得，

1

010010F1Q Q Q Q Q Q Q ?=+=+=

实验结果：

综合上述分析，实现该功能的逻辑电路图如下图：

★ U2按照0、2、4、6、8、1、3、1、3、5的顺序依次进行计数，实验结果与预期结果完全一致。

七．心得体会

这次实验综合性较强，主要考察了我们从实际问题中抽象出逻辑函数的能力。在逻辑函数化简中，利用无关项来简化结果使得逻辑函数更为简单，电路更易搭建。

本次实验，通过对计数器工作过程的探索，基本上了解了计数器的工作原理，以及74LS90的数字特点，让我更进一步掌握了如何做好数字电路实验，也让我认识到自身理论知识的不足和实践能力的差距，以及对理论结合实践的科学方法有了更深刻理解。另外，74LS90器件的连接方法选择也至关重要，必须要进行充分的准备，否则电路不易搭建。

西北工业大学数电实验报告一Quartus和 Multisim

数字电子技术基础 实验报告 题目：实验一TTL集成门电路逻辑变换 小组成员： 小组成员：

实验一TTL集成门电路逻辑变换 一、实验目的 通过完成所要求的实验内容，来熟练掌握运用TTL集成门电路逻辑变换的基本原理，充分了解 Multisim 软件的仿真技术和QuartusII 软件的绘制原理图、编译程序、波形仿真等功能及将程序写入开发板的全体流程步骤，深入学习数字电路在实践运用中所面临的场景，进而为后续对数字电路更深层次的使用及实验打下良好铺垫。 二、实验要求 要求一：测试与非门逻辑功能。用MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能 要求二：用与非门实现“与”逻辑。用 MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能 要求三：用与非门实现“或”逻辑。用 MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能 要求四：用与非门实现“异或”逻辑。用 MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能 要求五：用门电路设计实现一位全加器。用MULTISIM软件仿真后，再用 FPGA 实现电路测试逻辑功能 三、实验设备 （1）电脑一台； （2）数字电路实验箱； （3）数据线一根。

四、实验原理 Multisim 的模拟电路编程原理 Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识 五、实验内容 1、（要求一） （1）逻辑表达式变换过程 （2）原理图（Multisim和QuartusII中绘制的原理图）： （3）波形仿真： （4）记录电路输出结果 2、（要求二） （1）逻辑表达式变换过程 （2）原理图（Multisim和QuartusII中绘制的原理图）： （3）波形仿真：

数字电路实验报告

数字电路实验报告 姓名：张珂 班级：10级8班 学号：2010302540224

实验一：组合逻辑电路分析一．实验用集成电路引脚图 1．74LS00集成电路 2．74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下：

U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平； 逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。 真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析： 由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。 2、密码锁问题： 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。

试分析下图中密码锁的密码ABCD 是什么？ 密码锁逻辑原理图如下： U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下： 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析： 由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。由此可见，该密码锁的密码ABCD 为1001.因而，可以得到：X1=ABCD ，X2=1X 。

数字钟设计报告——数字电路实验报告

数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３

数字电路实验计数器的设计

数字电路与逻辑设计实验报告实验七计数器的设计 ：黄文轩 学号：17310031 班级：光电一班

一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：

使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。

因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：

数电实验__门电路逻辑功能及测试

一、实验目的 1、熟悉门电路逻辑功能。 2、学习数字电路实验的一般程序及方法。 3、熟悉数字电路设备的使用方法。 二、实验仪器及材料 1、数字万用表 2、器件： 74LS00 二输入端四“与非”门2片 4LS20 四输入端二“与非”门1片 74LS86 二输入端四“异或”门1片 三、预习要求 1、复习门电路的工作原理及相应的逻辑表达式。 2、熟悉所用集成电路的引脚位置及各引脚用途（功能）。 四、实验内容 实验前先检查设备的电源是否正常。然后选择实验用的集成电路，按设计的实验原理图（逻辑图）接好连线，特别注意V CC及地线（GND）不能接错。线接好后经检查无误方可通电实验。实验中改动接线须断开电源，改接好线后再通电实验。 1、测试门电路逻辑功能 ⑴、选用四输入端二“与非”门芯片74LS20一片，按图1.1接线。输入端接四只电平开关（电平开关输出插口），输出端接任意一个电平显示发光二极管。 ⑵、将电平开关按表1.1置位，分别测输出电压及逻辑状态。 2、异或门逻辑功能测试 ⑴、选二输入端四“异或”门芯片74LS86一片，按图1.2接线。输入端A、B、C、D接四只电平开关，E点、F点和输出端Y分别接三只电平显示发光二极管。 ⑵、将电平开关按表1.2置位，将结果填入表中。

4、用“与非”门组成其它门电路并测试验证⑴、组成“或非”门。用一片二输入端四“与非”门芯组成一个“或非”门：Y=A+B，画出逻辑电路图，测试并填表1.5。 ⑵、组成“异或”门。 A、将“异或”门表达式转化为“与非”门表达式。 B、画出逻辑电路图。 C、测试并填表1.6。

思考题： （1）、怎样判断门电路的逻辑功能是否正常? 答：门电路功能正常与否的判断：(1)按照门电路功能，根据输入和输出，列出真值表。(2)按真值表输入电平，查看它的输出是否符合真值表。(3)所有真值表输入状态时，它的输出都是符合真值表，则门电路功能正常；否则门电路功能不正常。 （2）、“与非”门的一个输入端接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过? 答：与非门接髙电平则其他信号可以通过，接低电平则输出恒为0，与非门的真值表是“有0出1，全1出0”。所以一个输入接时钟，就是用时钟控制与非门，当时钟脉冲为高电平时，允许信号通过，为低电平时关闭与非门。 （3）、“异或”门又称可控反相门，为什么？ 答：“异或”函数当有奇数个输入变量为真时，输出为真！ 当输入X＝0，Y＝0 时输出S＝0 当输入X＝0，Y＝1 时输出S＝1 0代表假1代表真 异或门主要用在数字电路的控制中！ 实验小结 由于是第一次数字电路动手试验，操作不是很熟悉，搞得有些手忙脚乱，加之仪器有一点陈旧，电路板上有些地方被烧过，实验中稍不留神接到了烧过的电路板就很难得出正确的结果。 本次试验加深了我对门电路逻辑功能的掌握，对数字电路实验的一般程序及方法有了一定的了解，对数字电路设备的使用方法也有了初步掌握。 在以后的实验中，我会好好预习，认真思考，实验的时候小心仔细，对实验结果认真推敲，勤于思考勤于动手，锻炼自己的动手能力。

西工大数字集成电路实验报告_实验2反相器代码

1. 2. 计算出这个电路的V OH V OL 及V IH V IL 。（计算可先排除速度饱和的 可能） V in =0时，V OH = V in=时,假设NMOS 工作在临界饱和区： A I V R I v V V V A I V V L W K I D out L D T in out D T in D 61142`1073.55.207.243.05.21039.7)(2/--?=?+=?????=-=-=?=?-?=这样的话根据 D D I I <1，器件实际工作在线性区 ?????????=+=--=v V V R I V V V V L W K I in OL L D OL OL T in D 5.25.2]2)[(2` 6`10115-?=K 将， 5.0/5.1=L W ，43.0=T V 代入kohm R L 75= 解得： =OL V 由图得：V OH =, V OL =. 当out in V V =时，NMOS 工作在饱和区 ?????+=-?=out L D T in D V R I V V L W K I 5.2)(2/2`

反相器阈值电压===out in M V V V 此时 -6.8978)43.0(875.255.2,)43.0(9375.125.22=--== --=in Vin Vout in out V d d g V V ???????=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH 由图得：V IH =, V IL =. SP 文件： .TITLE CMOS INVERTER .options probe .options tnom=25 .options ingold=2 limpts=30000 method=gear .options lvltim=2 imax=20 gmindc= .protect .lib'C:\synopsys\' TT .unprotect .global vdd Mn out in 0 0 NMOS W= L= *（工艺中要求尺寸最大） RL OUT VDD 75k VDD VDD 0 VIN IN 0 0

数字电路实验Multisim仿真

实验一 逻辑门电路 一、与非门逻辑功能的测试 74LS20（双四输入与非门） 仿真结果 二、 或非门逻辑功能的测试 74LS02（四二输入或非门） 仿真结果： 三、与或非门逻辑功能的测试 74LS51（双二、三输入与或非门） 仿真结果： 四、异或门逻辑功能的测试 74LS86（四二输入异或 门）各一片 仿真结果： 二、思考题 1. 用一片74LS00实现Y = A+B 的逻辑功能 ； 2. 用一片74LS86设计 一个四位奇偶校验电路； 实验二 组合逻辑 电路 一、分析半加器的逻辑功能 二. 验证

的逻辑功能 4.思考题 （1）用两片74LS138 接成四线-十六线译码器 0000 0001 0111 1000 1111 （2）用一片74LS153接成两位四选一数据选择器； （3）用一片74LS153一片74LS00和接成一位全加器 （1）设计一个有A、B、C三位代码输入的密码锁（假设密码是011），当输入密码正确时，锁被打开（Y1=1），如果密码不符，电路发出报警信号（Y2=1）。 以上四个小设计任做一个，多做不限。 还可以用门电路搭建 实验三触发器及触发器之间的转换 1.D触发器逻辑功能的测试(上升沿) 仿真结果; 2.JK触发器功能测试（下降沿） Q=0 Q=0略

3.思考题： （1） （2） （3）略 实验四寄存器与计数器 1.右移寄存器（74ls74 为上升沿有效） 2.3位异步二进制加法，减法计数器（74LS112 下降沿有效） 也可以不加数码显示管 3.设计性试验 （1）74LS160设计7进制计数器（74LS160 是上升沿有效，且异步清零，同步置数）若采用异步清零： 若采用同步置数： （2）74LS160设计7进制计数器 略 （3）24进制 83进制 注意：用74LS160与74LS197、74LS191是完全不一样的 实验五555定时器及其应用 1.施密特触发器

西工大-数电实验-第二次实验-实验报告

数电实验2 一．实验目的 1.学习并掌握硬件描述语言（VHDL 或 Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。 2.熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。 3.熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。 4.熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。 二.实验设备 1.Quartus开发环境 2.ED0开发板 三.实验内容 要求1：编写一个异或门逻辑电路，编译程序如下。 1）用 QuartusII 波形仿真验证； 2）下载到DE0 开发板验证。 要求2：编写一个将二进制码转换成 0-F 的七段码译码器。 1）用 QuartusII 波形仿真验证； 2）下载到 DE0 开发板，利用开发板上的数码管验证。 要求3：编写一个计数器。 1）用QuartusII 波形仿真验证； 2）下载到 DE0 开发板验证。 要求4：编写一个能实现占空比 50%的 5M 和50M 分频器即两个输出，输出信号频率分别为 10Hz 和 1Hz。 1）下载到 DE0 开发板验证。（提示：利用 DE0 板上已有的 50M 晶振作为输入信号，通过开发板上两个的 LED 灯观察输出信号）。 2）电路框图如下： 扩展内容：利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。（提示：如何将 VHDL 模块文件在逻辑原理图中应用，参考参考内容 5） 四.实验原理 1.实验1实现异或门逻辑电路，VHDL源代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;

数字电路实验

实验2 组合逻辑电路（半加器全加器及逻辑运算） 一、实验目的 1.掌握组合逻辑电路的功能测试。 2.验证半加器和全加器的逻辑功能。 3.学会二进制数的运算规律。 二、实验仪器及材料 1.Dais或XK实验仪一台 2.万用表一台 3.器件：74LS00 三输入端四与非门3片 74LS86 三输入端四与或门1片 74LS55 四输入端双与或门1片 三、预习要求 1.预习组合逻辑电路的分析方法。 2.预习用与非门和异或门构成的半加器、全加器的工作原理。 3.学习二进制数的运算。 四、实验内容 1.组合逻辑电路功能测试。 图2－1 ⑴用2片74LS00组成图2－1所示逻辑电路。为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。 ⑵图中A、B、C接电平开关，Y1、Y2接发光管显示。 ⑶按表2－1要求，改变A、B、C的状态填表并写出Y1、Y2逻辑表达式。 ⑷将运算结果与实验比较。

2.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。 根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可用一个集成异或门和二个与非门组成如图2－2。 图2－2 ⑴在实验仪上用异或门和与门接成以上电路。A、B接电平开关S，Y、Z接电平显示。 ⑵按表2－2要求改变A、B状态，填表。 3.测试全加器的逻辑功能。 ⑴写出图2－3电路的逻辑表达式。 ⑵根据逻辑表达式列真值表。 ⑶根据真值表画逻辑函数SiCi的卡诺图。 图2－3 ⑷填写表2－3各点状态。

⑸按原理图选择与非门并接线进行测试，将测试结果记入表2－4，并与上表进行比较看逻辑功能是否一致。 4.测试用异或、与或和非门组成的全加器的逻辑功能。 全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或门和一个非门实现。 ⑴画出用异或门、与或非门和与门实现全加器的逻辑电路图,写出逻辑表达式。 ⑵找出异或门、与或非门和与门器件，按自己画出的图接线。接线时注意与或非门中不用的与门输入端接地。 ⑶当输入端Ai、Bi、Ci－1为下列情况时，用万用表测量Si和Ci的电位并将其转为逻辑状态填入表2－5。 五、实验报告 1.整理实验数据、图表并对实验结果进行分析讨论。 2.总结组合逻辑电路的分析方法。 实验3 触发器 一、实验目的 1．熟悉并掌握R－S、D、J－K触发器的构成，工作原理和功能测试方法。 2．学会正确使用触发器集成芯片。 3．了解不同逻辑功能FF相互转换的方法。 二、实验仪器及材料 1．双踪示波器一台 2．Dais或XK实验仪一台 3．器件74LS00 二输入端四与非门1片 74LS74 双D触发器1片 74LS112 双J-K触发器1片 二、实验内容

门电路逻辑功能及测试实验报告(有数据)

实验一门电路逻辑功能及测试 一、实验目的 1、熟悉门电路逻辑功能。 2、熟悉数字电路实验箱及示波器使用方法。 二、实验仪器及器件 1、示波器； 2、实验用元器件：74LS00 二输入端四与非门 2 片 74LS20 四输入端双与非门 1 片 74LS86 二输入端四异或门 1 片 74LS04 六反相器 1 片 三、实验内容及结果分析 实验前检查实验箱电源是否正常。然后选择实验用的集成电路，按自己设计的实验接线图接好连线，特别注意Vcc 及地线不能接错(Vcc=+5v，地线实验箱上备有)。实验中改动接线须先断开电源，接好后再 通电实验。 1、测试门电路逻辑功能 ⑴选用双四输入与非门74LS20 一只，插入面包板 （注意集成电路应摆正放平），按图1.1接线，输入端接 S1～S4(实验箱左下角的逻辑电平开关的输出插口)，输 出端接实验箱上方的LED 电平指示二极管输入插口D1～ D8 中的任意一个。 ⑵将逻辑电平开关按表1.1 状态转换，测出输出逻 辑状态值及电压值填表。 表 1.1A 表1.1B 表1.1 将逻辑电平开关按表1.1A要求加入到IC的输入端，采用数字万用表直流电压档测得输入输出的电平值如表1.1B所示，转换为真值表如表1.1。 结论：根据实际测试的到的真值表，该电路完成了所设计的逻辑功能。 2、逻辑电路的逻辑关系 ⑴用 74LS00 双输入四与非门电路，按图1.2、图1.3 接线，将输入输出逻辑关系分别填入表1.2，表1.3 中。

⑵ 写出两个电路的逻辑表达式。 图1.2的逻辑电路表达式 =Y A A B B B A 图1.3的逻辑电路表达式 =Y A B A A B B Z A B A B 将逻辑电平开关按表1.2A 和表1.3A 的要求分别加入到IC 的输入端，采用数字万用表直流电压档测得输入输出的电平值如表1.2B 和表1.3B 所示，转换为真值表如表1.2和表1.3。 结论：根据实际测试的到的真值表，该电路完成了所设计的逻辑功能。 3、利用与非门控制输出 用一片74LS00 按图1.4 接线。S 分别接高、低电平开关，用示波器观察S 对输出脉冲的控制作用。 （1）高电平：

数字电路实验_数字显示电路

数字显示电路 ——组合电路综合设计

一．实验目的 数字显示电路实验将传统的4个分离的基本实验，即基本门实验，编码器、显示译码器、7段显示器实验，加法器实验和比较器实验综合为—个完整的设计型的组合电路综合实验。通过本实验，要求学生熟悉各种常用MSI组合逻辑电路的功能与使用方法，学会组装和调试各种MSI组合逻辑电路，掌握多片MSI、SSI组合逻辑电路的级联、功能扩展及综合设计技术，使学生具有数字系统外围电路、接口电路方面的综合设计能力。 1）掌握基本门电路的应用，了解用简单门电路实现控制逻辑的方法。 2）掌握编码、译码和显示电路的设计方法。 3）掌握用全加器、比较器电路的设计方法。 二．设计要求 操作面板左侧有16个按键，编号为0到15，面板右侧配2个共阳7段显示器，操作面板图下图所示。

设计一个电路：当按下小于10的按键后，右侧低位7段显示器显示数字，左侧7段显示器显示0；当按下大于9的按键后，右侧低位7段显示器显示个位数字，左侧7段显示器显示l。若同时按下几个按键，优先级别的顺序是15到0。现配备1个4位二进制加法器74LS283，2个8线-3线优先编码器74LSl48，2个74LS47显示译码器。 三．各模块的设计 该数字显示电路为组合逻辑电路，可分为编码、译码和显示电路以及基本门电路、全加器电路。实验采用的主要器件有1个4位二进制加法器74LS283，2个8线-3线优先编码器74LSl48，与非门74LS00，2个显示译码器74LS47。 各种芯片的功能介绍如下： 1）8—3线优先编码器74LSl48简介及工作原理：

在数字系统中，常采用多位二进制数码的组合对具有某种特定含义的信号进行编码。完成编码功能的逻辑部件称为编码器。编码器有若干个输入，对于每一个有效的输入信号，给与电平信号的形式表示的特定对象，产生惟一的一组二进制代码与之对应。 按照编码信号的特点和要求，编码器分为3类。即二进制编码器，可用与非门构成4-2线、8-3线编码器。二—十进制编码器，将0~9十进制数变成BCD 码，如74LS147、优先编码器。 74LS148是8-3线优先编码器，其外引线排列如下图所示。 7I ~0I 为 8个信号输入，低电平有效。210Y Y Y 、 、为３位代码输出（反码输出）。ST 为选通输入端，当ST =0时允许编码；当ST =1时输出210 Y Y Y 、、和EX S Y Y 、 被封锁，编码被禁止。S Y 是选通输出端，级联应用时，高位片的S Y 端与低位片的ST 端相连接，可以扩展优先编码功能。EX Y 为优先扩展输出端，级联应用时可作为输出位的扩展端。

数电逻辑门电路实验报告doc

数电逻辑门电路实验报告 篇一：组合逻辑电路实验报告 课程名称：数字电子技术基础实验指导老师：樊伟敏 实验名称：组合逻辑电路实验实验类型：设计类同组学生姓名：__________ 一、实验目的和要求（必填）二、实验内容和原理（必填）三、主要仪器设备（必填）五、实验数据记录和处理七、讨论、心得 一．实验目的 1.加深理解全加器和奇偶位判断电路等典型组合逻辑电路的工作原理。 2.熟悉74LS00、74LS11、74LS55等基本门电路的功能及其引脚。 3.掌握组合集成电路元件的功能检查方法。 4.掌握组合逻辑电路的功能测试方法及组合逻辑电路的设计方法。 二、主要仪器设备 74LS00（与非门） 74LS55（与或非门） 74LS11（与门）导线电源数电综合实验箱 三、实验内容和原理及结果 四、操作方法和实验步骤 六、实验结果与分析（必填）

实验报告 (一) 一位全加器 1.1 实验原理：全加器实现一位二进制数的加法，输入有被加数、加数和来自相邻低位的进位；输出有全加和与向高位的进位。 1.2 实验内容：用 74LS00与非门和 74LS55 与或非门设计一个一位全加器电路，并进行功能测试。 1.3 设计过程：首先列出真值表，画卡诺图，然后写出全加器的逻辑函数，函数如下： Si = Ai ?Bi?Ci-1 ；Ci = Ai Bi +(Ai?Bi)C i-1 异或门可通过Ai ?Bi?AB?AB,即一个与非门； （74LS00），一个与或非门（74LS55）来实现。Ci = Ai Bi +(Ai?Bi)C 再取非，即一个非门（ i-1 ?Ai Bi +(Ai?Bi)C i-1 ，通过一个与或非门Ai Bi +(Ai?Bi)C i-1 ，

数电实验 计数器电路

实验5 计数器实验电路 1实验目的 1.1掌握计数器的工作原理及特性 1.2采用触发器及集成计数器构成任意进制计数器 2实验仪器与元器件 2.1实验仪器 数字电路实验箱、数字万用表、示波器 2.2芯片 74LS00/74ls04 74LS48 74LS161 共阴数码管电位器电阻等其它元件若干 3预习要求 3.1 预习计数器相关内容。 3.2 作出预习报告。 4实验原理 计数器是用来实现计数功能的时序部件,它能够计脉冲数,还可以实现定时、分频、产生节拍脉冲和脉冲序列等。计数器的种类很多，按时钟脉冲输入方式的不同，可以分为同步计数器和异步计数器。按进位体制不同，可以分二进制和非二进制计数器。按计数的增减趋势，可分加法或减法计数器等。目前，无论是TTL还是CMOC集成电路，都有品种齐全的中规模集成计数电路。作为使用者可以借助器件手册提供的功能表和工作波形以及引脚分布图，就能正确地使用这些器件。 4.1异步计数器

异步计数器是指计数脉冲不是直接加到所有触发器的时钟脉冲端。这样， 当一个计数脉冲作用后，计数器中某些触发器的状态发生变化，而其它触发器保持原来状态，即计数器中各触发器状态的更新与输入时钟脉冲异步。 在设计模为整数N 的异步计数器时，如果K N 2=，则为二进制计数器，例 如设计一个4位二进制计数器，1624==N ，K=4，用4个触发器级联即可。如果N 不等于2的整次幂，则是非二进制计数器，这时，可将N 写N=1*2N K 其中1N 为奇数,这样由模为K 2和模为1N 的两个计算器级联而成,其中模为1N 的计数器通常用反馈的方法构成.例如设计一个异步十进制计数器,可令 K 2=12,1N =5,就是用一个模2计数器和一个模5计数器级联.图7.1所示集成 接在各位触发器的时钟脉冲输入端，当计数脉冲来到时，应该翻转的触发器在同一时刻翻转。因此，同步计数器的工作速度比异步计数器快。同步计数器的设计可按“状态表+卡诺图+写出各触发器控制输入端的逻辑方程”，进行，然后画出逻辑电路。也可以根据状态表中各触发器输出的变化规律，直接写出各触发器控制输入端的逻辑方程，最后画出逻辑电路图。例如设计一个同步十进制加法计数器，其状态转换表如表7.1所示。采用双JK 触发器74LS76，通过分析状态转换表，可得到各触发器控制输入端的逻辑方程如下。

西工大2017年数字集成电路设计实验课实验一

实验四 译码器的设计及延迟估算 1、 设计译码器并估算延迟 设计一个用于16bit 寄存器堆的译码器，每一个寄存器有32bit 的宽度，每个bit 的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。 译码器的结构可参考典型的4-16译码器 译码器和寄存器堆的连接情况(Output 输出为1的一行寄存器被选中) ① 假定4个寄存器地址位的正反8个输入信号，每个信号的输入负载可以等效为10。确定 译码器的级数，并计算相关逻辑努力，以此来确定每一级中晶体管的尺寸（相当于多少个单位化的晶体管）及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。 解： 96332,10int =?==ext g C C C ,9.696/10F ==? 假定每一级的逻辑努力：G=1，又因为分支努力(每个信号连接8个与非门)： 81*8*1B ==， 路径努力8.7686.91=??==GFB H 所以，使用最优锥形系数就可得到最佳的电路级数39.36.3ln 8.76ln 6.3ln ln ===H N ,故N 取3级。 因为逻辑努力：2121G =??=，路径努力：6.15386.92=??==GFB H 则使得路径延时最小的门努力 36.5)6.153(3/1===N H h 。 所以： . 36.5136.5,68.2236.5, 36.5136.5132211=========g h f g h f g h f

故第一级晶体管尺寸为7.68 1036.5=?； 第二级尺寸为956.1768.27.6=?； 第三级尺寸为96244.9636.5956.17≈=?。 故延迟为：0008.22)36.5136.5436.51(p p p t t t =+++++= ② 如果在四个寄存器地址输入的时候，只有正信号，反信号必须从正信号来获得。每个正信号的输入的等效负载为20,使用与①中同样的译码结构，在这种条件下确定晶体管的大小并评估延迟(以单位反相器的延迟的本征延迟Tp0为单位)。 解：因为输入时通过两级反相器，使这两个反相器分摊原来单个反相器的等效扇出，将两级反相器等效为一级，故其逻辑努力32.236.5h ==, 故36.5,68.2,32.2,32.24321====f f f f 所以： 第一级尺寸为：()9.2832.210=?； 第二级尺寸为：728.632.29.2=?； 第三级尺寸为：03.1868.2728.6=?； 第四级尺寸为：65.9636.503.18=? 正信号通路的延迟为：()0036.2236.5136.5436.5132.2132.2p p p t t t =++++++++= 反信号通路情况与上问相同，延迟为0008.22)36.5136.5436.51(p p p t t t =+++++= 2、 根据单位反相器(NMOS:W=0.5u L=0.5u PMOS:W=1.8u L=0.5u)，设计出实 际电路，并仿真1题中第一问的路径延迟。 设计出实际电路如下：

数电实验计数器电路

数电实验计数器电路 SANY标准化小组 #QS8QHH-HHGX8Q8-GNHHJ8-HHMHGN#

实验5 计数器实验电路 1实验目的 掌握计数器的工作原理及特性 采用触发器及集成计数器构成任意进制计数器 2实验仪器与元器件 实验仪器 数字电路实验箱、数字万用表、示波器 2.2 芯片 74LS00/74ls04 74LS48 74LS161 共阴数码管 电位器 电阻等其它元件若干 3预习要求 预习计数器相关内容。 作出预习报告。 4实验原理 计数器是用来实现计数功能的时序部件,它能够计脉冲数,还可以实现定时、分频、产生节拍脉冲和脉冲序列等。计数器的种类很多，按时钟脉冲输入方式的不同，可以分为同步计数器和异步计数器。按进位体制不同，可以分二进制和非二进制计数器。按计数的增减趋势，可分加法或减法计数器等。目前，无论是TTL 还是CMOC 集成电路，都有品种齐全的中规模集成计数电路。作为使用者可以借助器件手册提供的功能表和工作波形以及引脚分布图，就能正确地使用这些器件。 异步计数器 异步计数器是指计数脉冲不是直接加到所有触发器的时钟脉冲端。这样，当一个计数脉冲作用后，计数器中某些触发器的状态发生变化，而其它触发器保持原来状态，即计数器中各触发器状态的更新与输入时钟脉冲异步。 在设计模为整数N 的异步计数器时，如果K N 2=，则为二进制计数器，例如设计一个 4位二进制计数器，1624==N ，K=4，用4个触发器级联即可。如果N 不等于2的整次幂，则是非二进制计数器，这时，可将N 写N=1*2N K 其中1N 为奇数,这样由模为K 2和模为1N 的两个计算器级联而成,其中模为1N 的计数器通常用反馈的方法构成.例如设计一个异步十进制计数器,可令K 2=12,N =5,就是用一个模2计数器. T '触发器,+写出各触发

实验一 逻辑门电路的基本参数及逻辑功能测试

实验一逻辑门电路的基本参数及逻辑功能测试 一、实验目的 １、了解TＴL与非门各参数的意义。 2、掌握TＴL与非门的主要参数的测试方法。 3、掌握基本逻辑门的功能及验证方法。 4、学习TTL基本门电路的实际应用。 ５、了解CMOS基本门电路的功能。 6、掌握逻辑门多余输入端的处理方法。 二、实验仪器 三、实验原理 (一) 逻辑门电路的基本参数 用万用表鉴别门电路质量的方法:利用门的逻辑功能判断,根据有关资料掌握电路组件管脚排列，尤其是电源的两个脚。按资料规定的电源电压值接好(５V±1０%）。在对TTＬ与 非门判断时,输入端全悬空，即全“1”，则输出端用万用表测 应为０.4Ｖ以下，即逻辑“0”。若将其中一输入端接地,输出 端应在3.6V左右（逻辑“１”），此门为合格门。按国家标准 的数据手册所示电参数进行测试:现以手册中７4LS20二-4输 入与非门电参数规范为例,说明参数规范值和测试条件。 TTL与非门的主要参数 空载导通电源电流I CＣL (或对应的空载导通功耗P ON ）与非门处于不同的工作状态，电源 提供的电流是不同的。I CCL 是指输入端全部悬空(相当于输入全1）,与非门处于导通状态，

输出端空载时，电源提供的电流。将空载导通电源电流I CCL 乘以电源电压就得到空载导通功 耗P ON ,即 P ON = I ＣCL ×V CＣ 。 测试条件：输入端悬空，输出空载,Ｖ CC =5V。 通常对典型与非门要求P ＯN ＜50ｍＷ，其典型值为三十几毫瓦。 ２、空载截止电源电流I CＣh (或对应的空载截止功耗P ＯFF ) I CCh 是指输入端接低电平,输出端开路时电源提供的电流。空载截止功耗POFＦ为空载截 止电源电流I ＣCＨ与电源电压之积,即 P OFF ＝ I CCh ×Ｖ CC 。注意该片的另外一个门的输入也要 接地。 测试条件: V CC =５V，V iｎ ＝０,空载。 对典型与非门要求Ｐ OFF <2５mＷ。 通常人们希望器件的功耗越小越好,速度越快越好，但往往速度高的门电路功耗也较大。 3、输出高电平V OH 输出高电平是指与非门有一个以上输入端接地或接低电平的输出电平。空载时，输出 高电平必须大于标准高电压（V SＨ =2.4V)；接有拉电流负载时,输出高电平将下降。 4、输出低电平V OＬ 输出低电平是指与非门所有输入端接高电平时的输出电平。空载时，输出低电平必须低于标准低电压（ＶSL=0.４V）；接有灌电流负载时,输出低电平将上升。 5、低电平输入电流I IS (Ｉ IL ） I ＩS 是指输入端接地输出端空载时,由被测输入端流出的电流值，又称低电平输入短路 电流，它是与非门的一个重要参数，因为入端电流就是前级门电路的负载电流,其大小直接 影响前级电路带动的负载个数,因此，希望I ＩS 小些。 测试条件: VCC＝5V,被测某个输入端通过电流表接地，其余各输入端悬空,输出空载。

实验四-模10计数器与20分频电路

●实验名称：利用VerilogHDL设计一个模10加法计数器和一个时钟20分频电路 ●实验目的: 1.熟悉用可编程器件实现基本时序逻辑电路的方法。 2.了解计数器的Verilog描述方法，以及偶数分频的思路与原理。 ●预习要求： 1.回顾数字电路中加法计数器的相关知识。 ●实验说明： 1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言 输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语 言。 2.加法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的 模值后归零，然后依次循环计数。模10计数器表示，计数器从0000~1001循环计 数。 3.时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），20 分频意味着分频后产生的新时钟周期是输入时钟的20倍（频率降为原频率1/20）。 ●实验内容与步骤： 1.新建一个属于自己的工程目录。 2.用VerilogHDL语言方式编写一个模10加法计数器cnt_10。 3.对此计数器模块进行编译和仿真。 4.用VerilogHDL语言方式编写一个20分频模块fenpin_20，对输入时钟进行20分频 处理。 5.对此分频电路进行仿真。 ●实验报告要求： 1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。 2.将代码关键位置写上相应注释（可用中文）。 3.对仿真波形截图，贴到实验报告中。 ●实验图表与数据： 1. 模10加法计数器cnt_10的V erilog代码：

2. 模10加法计数器cnt_10的仿真波形： 3. 10分频模块fenpin_10的Verilog代码： 4. 10分频模块fenpin_10的仿真波形：

数字电路实验报告基本逻辑门实验

姓名：xxxxxxxxxxxxxxx学号：xxxxxxxxxx . 学院：计算机与电子信息学院专业：计算机类. 班级：xxxxxxxxxxxxxxxxxx时间：2019年10月18 日. 指导教师：xxxxxxxx .实验名称：基本逻辑门实验 一、实验目的 1、掌握芯片的使用方法； 2、学会使用万用表检测电路； 3、熟悉数字电路实验箱及仿真软件的使用方法。 二、实验原理 门电路是一种开关电路，它每组门电路具有一个或多个输入端，只有一个输出端，当一个或多个输入端有信号时其输出端才有信号，门电路在满足一定条件时，按照一定规律输出信号，起着开关作用。基本门电路采用与门、或门和非门三种，也可以将其组合构成其它的门电路，如与非门、或非门等。 与非门的逻辑功能：当所有的输入端均为高电平时，输出为低电平；一个或一个以上的输入端为低电平时，输出为高电平。对于74LS00的两个输入端口的与非门有4种输入情况（二进制00-11），实际上只要对输入的00，01，10，11，四种进行测试就可以判断其逻辑功能是否正常。 在测试时，为了方便起见，也可以将输入低电平端接地，输入高电平端悬空，但在复杂的数字电路系统中，当输入信号少于与非门的输入端信号的个数时，为了避免干扰，对于TTL电路而言，通常将多余的输入端接入高电平或与该门有信号的输入端并联使用。 三、实验设备及器件 1、数字逻辑试验箱一个； 2、万用表一个； 3、元器件：74LS00、74LS20芯片各一个。 四、实验内容

1、实验内容1：测试74LS00的输入与输出之前的逻辑关系，记录表1-1输出电压及逻辑状态。 2、实验内容2：测试74SL20的输入和输出之间的逻辑关系，记录表2-1输出电压及逻辑状态。 3、实验内容3：电压传输特性测试，电路按图3-1连接，按表3-1所列输入电压值，逐点的进行测量，各输入电压通过调节电位器W获得，将测试结果在表3-1中记录，并根据实测数据做出电压传输特性曲线。 五、实验过程 1、实验内容1：测试74LS00的输入与输出之前的逻辑关系，记录表1-1输出电压及逻辑状态 （1）实验设计思路：利用芯片74LS00测试与非门输入与输出之间的关系，其中通过控制两个芯片管脚的0-1状态确定输入电平，通过观察小灯泡是否发光判断输出的逻辑状态，最后通过万用表直接测出输出电压的值并记录。 （2）元器件管脚图及功能说明： 图1-1 芯片74LS00是2输入四与非门

数电实验七集成计数器

实验七 集成计数器 一、 实验目的 熟悉中规模集成计数器74LS160、74LS161的逻辑功能及其应用方法。 二、实验内容 1、74LS161 4位同步二进制计数器 图7-1 74LS161引脚排列图 图7-2 Proteus 仿真器件 (1) 自拟电路和实验步骤，测试验证74LS161的功能，将结果填入表7-1中。 D1 LED-GREEN D2 LED-GREEN D3 LED-GREEN D4 LED-GREEN R1 220 R3 220 R4 220 1000 0101 220 220 D03Q014D14Q113D25Q212D36Q311RCO 15 ENP 7ENT 10CLK 2LOAD 9MR 1 U3 74LS161 R2 220 控制端 输入 输出 CLK MR LD ENP ENT D3 D2 D1 D0 Q3 Q2 Q1 Q0 * 0 * * * * * * * 0 0 0 0 ↑ 1 0 * * 0 0 0 1 0 0 0 1 ↑ 1 1 0 * * * * * Q3 Q2 Q1 Q0 ↑ 1 1 1 0 * * * * Q3 Q2 Q1 Q0 ↑ 1 1 1 1 * * * * 0 0 0 1 ↑ 1 1 1 1 * * * * 0 0 1 0 ↑ 1 1 1 1 * * * * 0 0 1 1 ↑ 1 1 1 1 * * * * 0 1 0 0 ↑ 1 1 1 1 * * * * 0 1 0 1 ↑ 1 1 1 1 * * * * 0 1 1 0 ↑ 1 1 1 1 * * * * 0 1 1 1 ↑ 1 1 1 1 * * * * 1 0 0 D03Q014D14Q113D25Q212D36Q311RCO 15 ENP 7ENT 10CLK 2LOAD 9MR 1 74LS161