利用锁相环实现载波同步
利用锁相环实现载波同步
一：实验目的：利用matlab 验证锁相环实现载波同步的原理和方法。
二：实验要求：设输入已调信号为FM 信号，该调频信号由100Hz 的消息正选拨调制1kHz 的载频而成。试用锁相环从已调信号中提取载波信号，实现载波同步。
三：实验原理：
FM 调制原理：FM 是由基带信号来调制载波信号的角频率，使其随基带信号线性变化； 锁相环提取载波原理：
四：实验源码：
clear all; close all;
f=1000;%Carrier
fs=100000;%Sample frequency N=5000;%Number of samples Ts=1/fs;
t=(0:Ts:(N*Ts)-Ts);
%Create the message signal f1=100;%Modelating frequency msg=sin(2*pi*f1*t);
kf=.0628;%Modulation index
%Create the real and imaginary parts of a CW modulated carrier to be tracked. Signal=exp(j*(2*pi*f*t+2*pi*kf*cumsum(msg))); %Modulated carrier
Signal1=exp(j*(2*pi*f*t));%Unmodulated carrier %Initilize PLL Loop phi_hat(1)=30; e(1)=0;
phd_output(1)=0;
vco(1)=0;%Define Loop Filter parameters(Sets damping) kp=0.15;%Proportional constant ki=0.1;%Integrator constant %PLL implementation for n=2:length(Signal)
环路滤波器 LF 入信号 VCO 出U 0(t) 鉴相器 PD 压控振荡器 VCO
vco(n)=conj(exp(j*(2*pi*n*f/fs+phi_hat(n-1))));%
%Compute VCO
phd_output(n)=imag(Signal(n)*vco(n));%Complex multiply VCOxSignal input
e(n)=e(n-1)+(kp+ki)*phd_output(n)-ki*phd_output(n-1);
%Filter integrator
phi_hat(n)=phi_hat(n-1)+e(n);
%Update VCO
end;
%Plot waveforms
startplot=1;
endplot=1000;
figure(1);
subplot(3,2,1);
plot(t(startplot:endplot),msg(startplot:endplot));
title('消息信号（频率100Hz）');
%xlable(‘Time(seconds)’);
ylabel('幅度');
grid;
figure(1);
subplot(3,2,2);
plot(t(startplot:endplot),real(Signal(startplot:endplot)));
title('FM已调信号（用100Hz的消息信号调制1KHz的载波）');%xlable(‘Time(seconds)’);
ylabel('幅度');
grid;
figure(1)
subplot(3,2,3);
plot(t(startplot:endplot),e(startplot:endplot));
title('环路虑波器的输出');
ylabel('幅度');
grid;
subplot(3,2,4);
plot(t(startplot:endplot),real(vco(startplot:endplot)));
title('压控振荡器的输出');
xlabel('Time(seconds)');
ylabel('幅度');
grid;
subplot(3,2,5);
plot(t(startplot:endplot),phd_output(startplot:endplot));
title('鉴相器的输出');
xlabel('Time（seconds）');
ylabel('幅度');
grid;
subplot(3,2,6);
plot(t(startplot:endplot),real(Signal1(startplot:endplot)));
title('载波(频率1kHz)');
xlabel('Time （seconds ）'); ylabel('幅度'); grid;
五：实验结果及分析：
消息信号是一个单音频信号见subplot(3,2,1)，由它来调制载波得已调信号见 subplot(3,2,2)，锁相环从已调信号中提取载波信号， 见subplot(3,2,5)是与载波同频同相的本地载波。
0.005
0.01
-10
1消息信号（频率100Hz ）幅度
00.005
0.01
-10
1
FM 已调信号（用100Hz 的消息信号调制1KHz 的载波）幅度
0.0050.01
-0.5
0.5
环路虑波器的输出
幅度
0.005
0.01
-10
1
压控振荡器的输出
Time(seconds)幅度
0.005
0.01
-1
1
鉴相器的输出
Time （seconds ）
幅度
0.005
0.01
-1
1
载波(频率1kHz)
Time （seconds ）
幅度
实验三：模拟锁相环与载波同步
实验三：模拟锁相环与载波同步 一、实验目的 1.模拟锁相环工作原理以及环路锁定状态、失锁状态、同步带、捕捉带等基本概念。 2.掌握用平方法从2DPSK信号中提取相干载波的原理及模拟锁相环的设计方法。 3.了解相干载波相位模糊现象产生的原因。 二、实验内容 1. 观察模拟锁相环的锁定状态、失锁状态及捕捉过程。 2. 观察环路的捕捉带和同步带。 3. 用平方环法从2DPSK信号中提取载波同步信号，观察相位模糊现象。 三、实验步骤 本实验使用数字信源单元、数字调制单元和载波同步单元。 1.熟悉载波同步单元的工作原理。接好电源线，打开实验箱电源开关。 2.检查要用到的数字信源单元和数字调制单元是否工作正常（用示波器观察信源NRZ-OUT(AK)和调制2DPSK信号有无，两者逻辑关系正确与否）。 3. 用示波器观察载波同步模块锁相环的锁定状态、失锁状态，测量环路的同步带、捕捉带。 环路锁定时u d 为直流、环路输入信号频率等于反馈信号频率（此锁相环中 即等于VCO信号频率）。环路失锁时u d 为差拍电压，环路输入信号频率与反馈信号频率不相等。本环路输入信号频率等于2DPSK载频的两倍，即等于调制单元CAR信号频率的两倍。环路锁定时VCO信号频率等于CAR-OUT信号频率的两倍。所以环路锁定时调制单元的CAR和载波同步单元的CAR-OUT频率完全相等。 根据上述特点可判断环路的工作状态，具体实验步骤如下： （1）观察锁定状态与失锁状态 打开电源后用示波器观察u d ，若u d 为直流，则调节载波同步模块上的可变电 容C 34，u d 随C 34 减小而减小，随C 34 增大而增大（为什么？请思考），这说明环路 处于锁定状态。用示波器同时观察调制单元的CAR和载波同步单元的CAR-OUT，可以看到两个信号频率相等。若有频率计则可分别测量CAR和CAR-OUT频率。在 锁定状态下，向某一方向变化C 34，可使u d 由直流变为交流，CAR和CAR-OUT频 率不再相等，环路由锁定状态变为失锁。
实验三 模拟锁相环与载波同步
实验三 模拟锁相环与载波同步 一、实验目的 1.掌握模拟锁相环的工作原理，以及环路的锁定状态、失锁状态、同步带、捕捉带等基本概念。 2.掌握用平方环法从 2DPSK 信号中提取相干载波的原理及模拟锁相环的设计方法。 3.了解2DPSK 相干载波相位模糊现象产生的原因。 二、实验原理 通信系统常用平方环或同相正交环（科斯塔斯环）从 2DPSK 信号中提取相干载波。本实验使用平方环提取想干载波，其载波同步原理方框图如图 l 所示。 图1 载波同步方框图 锁相环由鉴相器（PD ）、环路滤波器（LF ）、及压控振荡器（VCO ）组成，如图2所示。 图2 锁相环方框图 模拟锁相环中，PD 是一个模拟乘法器，LF 是一个有源或无源低通滤波器。锁相环路是一个相位负反馈系统，PD 检测 u i (t)与 u o (t)之间的相位误差并进行运算形成误差电压 u d (t),LF 来滤除乘法器输出的高频分量（包括和频及其他的高频噪声）形成控制电压 u c (t)，在 u o (t)的作用下、u o (t)的相位向u i (t)的相位靠近。设u i (t)=U i sin [ωi t+θi (t)]，u o (t)=U o sin [ωo t+θo (t)]，则 ud(t) =Udsin θe (t)，θe (t) =θi (t)- θo (t)，故模拟锁相环的 PD 是一个正弦PD 。设u c (t)=u d (t)F (P)，F （P ）为LF 的传输算子，VCO 的压控灵敏度为K ，则环路的数学模型如图 3 所示。 图3 模拟环数学模型 当6)(π θ≤t e 时，U d sin =)(t c θU d e θ，令d d U K =为PD 的线性化鉴相灵敏度、单位为V/rad ，则环路线性化数学模型如图4所示。
简述锁相环
南京机电职业技术学院 毕业设计(论文) 题目 40MHz简易锁相环的设计 系部电子工程系专业电子信息技术工程 姓名王鑫学号 G1210145 指导教师吕彬森 2015 年 04 月09日
摘要 在无线收发信机电路中，除了发射机和接收机外，还有一个非常重要的部分就是本地振荡电路。为了保证本地振荡模块输出信号的频率稳定性和较低的相位噪声，通常本振采用锁相环技术来实现，特别在无线通信领域。 本文阐述了锁相环的基本结构和工作原理，从锁相环稳定性的角度出发，给出了无线通信电路中使用40MHz 锁相环的电路设计，并且将方案中锁相环电路进行了仿真，最终满足40MHz 锁相环的设计要求。 关键词：锁相环；鉴相器；压控振荡器
Abstract（外语专业的需要） 【英文摘要正文输入】 In the wireless transceiver circuit, in addition to the transmitter and the receiver, there is a very important part of the local oscillator circuit is. In order to ensure the stability of the local oscillator module, output signal frequency and low phase noise, the vibration by using phase locked loop technique, especially in the field of wireless communications. This paper introduces the basic structure and working principle of the phase-locked loop PLL, starting from the stability of the 40MHz PLL circuit design is given of the use of wireless communication circuit, and the scheme of PLL circuit simulation, and ultimately meet the design requirements of 40MHz phase locked loop. Keywords: Attenuation network; Attenuation quantity; Amplifier; broadband
锁相环PLL的组成和工作原理
锁相环的组成和工作原理#1 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡 器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1 所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入 信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电 路如图8-4-2所示。 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压 分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC（t）。即uC（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为： 即（8-4-4） 则，瞬时相位差θd为 （8-4-5）
基于锁相环的时间同步机制与算法
ISSN 1000-9825, CODEN RUXUEW E-mail: jos@https://www.wendangku.net/doc/a616093011.html, Journal of Software, Vol.18, No.2, February 2007, pp.372?380 https://www.wendangku.net/doc/a616093011.html, DOI: 10.1360/jos180372 Tel/Fax: +86-10-62562563 ? 2007 by Journal of Software. All rights reserved. 基于锁相环的时间同步机制与算法 ? 任丰原 +, 董思颖 , 何滔 , 林闯 (清华大学计算机科学与技术系 , 北京 100084 A Time Synchronization Mechanism and Algorithm Based on Phase Lock Loop REN Feng-Yuan+, DONG Si-Ying, HE Tao, LIN Chuang (Department of Computer Science and Technology, Tsinghua University, Beijing 100084, China + Corresponding author: Phn: +86-10-62772487, Fax: +86-10-62771138, E-mail: renfy@https://www.wendangku.net/doc/a616093011.html, Ren FY, Dong SY, He T, Lin C. A time synchronization mechanism and algorithm based on phase lock loop. Journal of Software, 2007,18(2:372?380. https://www.wendangku.net/doc/a616093011.html,/1000- 9825/18/372.htm Abstract : In this paper, the analysis model of computer clock is discussed, and the characteristic of the existing
锁相环原理及应用
锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的范围内。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出
控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率范围或最大固有频带称为捕捉带或捕捉范围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率范围或最大固有频带称为同步带或同步范围，或称锁定范围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。
锁相环工作原理
锁相环工作原理 锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop,简称PLL。其作用是使得电路上的时钟和某一外部时钟的相位同步。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压 的相位被锁住，这就是锁相环名称的由来。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。 锁相环的工作原理： 1. 压控振荡器的输出经过采集并分频； 2. 和基准信号同时输入鉴相器； 3. 鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4. 控制VCO，使它的频率改变； 5. 这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。 锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。这时我们就称环路已被锁定。 环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。 锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用
数字锁相环提取同步信号电路图
1 滤波法 对于不归零的随机二进制序列，不能直接从其中滤出位同步信号。但是，若对该信号进行某种变换，例如，变成归零脉冲后，则该序列中就有f=1/T的位同步信号分量，经一个窄带滤波器，可滤出此信号分量，再将它通过一移相器调整相位后，就可以形成位同步脉冲。这种方法的方框图如图1-1所示。它的特点是先形成含有位同步信息的信号，再用滤波器将其滤出。下面，介绍几种具体的实现方法。窄带法同步提取法是其中的一种。 图1-1 滤波法原理图 图1-1原理图中的波形变换，在实际应用中亦可以是一微分、整流电路，微分、整流后的基带信号波形如图1-2所示。这里，整流输出的波形与图1-1中波形变换电路的输出波形有些区别，但这个波形同样包含有同步信号分量。 图1-2 基带信号微分、整流波形图1-3 频带受限二相PSK信号的位同步信号提取 另一种常用的波形变换方法是对带限信号进行包络检波。在某些数字微波中继通信系统中，经常在中频上用对频带受限的二相移相信号进行包络检波的方法来提取位同步信号。频带受限的二相PSK信号波形如图1-3（a）所示。因频带受限，在相邻码元的相位变换点附近会产生幅度的平滑“陷落”。经包络检波后，可得图1-3（b）所示的波形。 可以看出，它是一直流和图1-3（c）所示的波形相减而组成的，因此包络检波后的波形中包含有如图1-3（c）所示的波形，而这个波形中已含有位同步信号分量。因此，将它经滤波器后就可提取出位同步信号。
2 锁相法 位同步锁相法的基本原理和载波同步的类似。在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直到获得准确的位同步信号为止。前面讨论的滤波法原理中，窄带滤波器可以是简单的单调谐回路或晶体滤波器，也可以是锁相环路。 我们把采用锁相环来提取位同步信号的方法称为锁相法。下面介绍在数字通信中常采用的数字锁相法提取位同步信号的原理。 （1）数字锁相 数字锁相的原理方框图如图1-4所示。 图1-4 数字锁相原理方框图 它由高稳定度振荡器（晶振）、分频器、相位比较器和控制器所组成。 其中，控制器包括图中的扣除门、附加门和“或门”。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。位同步脉冲的相位调 整过程如图1-5所示。若接收码元速率为F（波特），则要求位同步脉冲的重复速率也为F（赫）。这里，晶振的振荡频率设计在nF（赫），由晶振输出经整形得到重复频率为nF（赫）的窄脉 冲[图1-5（a）]，经扣除门、或门并n次分频后，就可得重复速率为F（赫）的位同步信号[图1-5（b）]。如果接收得重复速率为F（赫）的位同步信号[图1-5（c）]。如果接收端晶振输出经n次分频后，不能准确地和收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调整。调整的原理是当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器送出一超前脉冲，加到扣除门（常开）的禁止端，扣除一个a路脉冲[图1-5（d）]，这样，分频器输出脉冲的相位就推后1/n周期（360°/n），如图1-5（e）所示；若分频器输出的位同步脉冲相位滞后于接收码元的相位，如何对分频器进行调整呢？晶振的输出整形后除a路脉冲加于附加门。附加门在不调整时是封闭的，对分频器的工作不起作用。当位同步脉冲相位滞后时，相位比较器送出一滞后脉冲，加于附加门，使b路输出的一个脉冲通过“或门”，插入在原a路脉冲之间[1-5（f）]，使分频器的输入端添加了一个脉冲。于是，分频器的输出相位就提前1/n周期[1-5（g）]。经这样的反复调整相位，即实现了位同步。 全数字锁相法提取同步信号适用于信码率较低的数字通信电路，一般信码率
实验五数字锁相环与位同步
实验五：数字锁相环与位同步 一、实验目的 1. 掌握数字锁相环工作原理以及触发式数字锁相环的快速捕获原理。 2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。 3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。 二、实验内容 1. 观察数字环的失锁状态、锁定状态。 2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。 3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。 三、基本原理 可用窄带带通滤波器，锁相环来提取位同步信号。实验一中用模数混合锁相环（电荷泵锁相环）提取位同步信号，它要求输入信号是一个准周期数字信号。实验三中的模拟环也可以提取位同步信号，它要求输入准周期正弦信号。本实验使用数字锁相环提取位同步信号，它不要求输入信号一定是周期信号或准周期信号，其工作频率低于模数环和模拟环。 用于提取位同步信号的数字环有超前滞后型数字环和触发器型数字环，此实验系统中的位同步提取模块用的是触发器型数字环，它具有捕捉时间短、抗噪能力强等特点。位同步模块原理框图如图5-1所示，电原理图如图5-2所示（见附录）。其内部仅使用+5V电压。
位同步器由控制器、数字锁相环及脉冲展宽器组成，数字锁相环包括数字鉴相器、量化器、数字环路滤波器、数控振荡器等单元。 下面介绍位同步器的工作原理。 数字锁相环是一个单片机系统，主要器件是单片机89C51及可编程计数器8254。环路中使用了两片8254，共六个计数器，分别表示为8254A0、8254A1、8254A2、8254B0、8254B1、8254B2。它们分别工作在M0、M1、M2三种工作模式。M0为计数中断方式，M1为单稳方式，M2为分频方式。除地址线、数据线外，每个8254芯片还有时钟输入端C 、门控信号输入端G 和输出端O 。 数字鉴相器电原理图及波形图如图5-3（a ）、图5-3（b ）所示。输 出信号宽度正比于信号ui 及uo 上升沿之间的相位差，最大值为ui 的码元宽度。称此鉴相器为触发器型鉴相器，称包含有触发器型鉴相器的数字环路为触发器型数字锁相环。 u i (b) 波形(a) 电路u d u o 图5-3 数字鉴相器 量化器把相位误差变为多进制数字信号，它由工作于M0方式、计数常数为N0的8254 B2完成（N0为量化级数，此处N0=52）。ud 作为8254B2的门控信号，ud 为高电平时8254B2进行减计数，ud 为低电平时禁止计数，计数结束后从8254B2读得的数字为 Nd= N0-N ’d
实验七 基于通信原理的模拟锁相环与载波同步
实验七模拟锁相环与载波同步 一、实验目的 掌握模拟锁相环的工作原理，以及环路的锁定状态、失锁状态、同步带、捕捉带等基本概念。掌握用平方环法从2DPSK信号中提取相干载波的原理及模拟锁相环的设计方法。了解相干载波相位模糊现象产生的原因。 二、实验原理 通信系统中常用平方环或同相正交环（科斯塔斯环）从2DPSK信号中提取相干载波。本实验系统的载波同步提取模块用平方环，原理方框图如图7-1所示。模块内部使用+5V、+12V、-12V电压，所需的2DPSK输入信号已在实验电路板上与数字调制单元2DPSK输出信号连在一起。 图7-1 载波同步方框图 本模块上有以下测试点及输入输出点： ? MU 平方器输出测试点，V ＞1V P-P ＞0.2V ? VCO VCO输出信号测试点，V P-P 鉴相器输出信号测试点 ? U d ? CAR-OUT 相干载波信号输出点/测试点 图7-1中各单元与电路板上主要元器件的对应关系如下： ?平方器U25：模拟乘法器MC1496 ?鉴相器U23：模拟乘法器MC1496；U24：运放UA741 ?环路滤波器电阻R25、R68；电容C11 ?压控振荡器CRY2：晶体；N3、N4：三极管3DG6 ?放大整形N5、N6：3DG6；U26:A：74HC04 ?÷2 U27：D触发器7474 ?移相器U28：单稳态触发器7474 ?滤波器电感L2；电容C30 下面介绍模拟锁相环原理及平方环载波同步原理。 锁相环由鉴相器（PD）、环路滤波器（LF）及压控振荡器（VCO）组成，如图
7-2所示。 u o (t) 图7-2 锁相环方框图 模拟锁相环中，PD 是一个模拟乘法器，LF 是一个有源或无源低通滤波器。锁相环路是一个相位负反馈系统，PD 检测u i (t)与u o (t)之间的相位误差并进行运算形成误差电压u d (t)，LF 用来滤除乘法器输出的高频分量（包括和频及其他的高频噪声）形成控制电压u c (t)，在u c (t)的作用下、u o (t)的相位向u i (t)的相位靠近。设u i (t)=U i sin[ωi t+θi (t)]，u o (t)=U o cos[ωi t+θo (t)]，则u d (t)=U d sin θe (t)，θe (t)=θi (t)-θo (t)，故模拟锁相环的PD 是一个正弦PD 。设u c (t)=u d (t)F(P)，F(P)为LF 的传输算子，VCO 的压控灵敏度为K o ，则环路的数学模型如图7-3所示。 θi (t) o (t) 图7-3 模拟环数学模型 当6 )(π θ≤ t e 时，e d e d U t U θθ=)(sin ，令K d =U d 为PD 的线性化鉴相灵敏度、单位为V/rad ，则环路线性化数学模型如图7-4所示。 θi (t) θo (t) 图7-4 环路线性化数学模型 由上述数学模型进行数学分析，可得到以下重要结论： ? 当u i (t)是固定频率正弦信号(θi (t)为常数)时，在环路的作用下，VCO 输出信号频率可以由固有振荡频率ωo （即环路无输入信号、环路对VCO 无控制作用时VCO 的振荡频率），变化到输入信号频率ωi ，此时θo (t)也是一个常数，u d (t)、u c (t)都为直流。我们称此为环路的锁定状态。定义Δωo =ωi -ωo 为环路固有频差，Δωp 表示环路的捕捉带，ΔωH 表示环路的同步带，模拟锁相环中Δωp <ΔωH 。当|Δωo |<ΔωP 时，环路可以进入锁定状态。当|Δωo |<ΔωH 时环路可以
锁相环常见问题解答
锁相环常见问题解答 下载本期常见问题解答（PDF，596KB） ?参考晶振有哪些要求？我该如何选择参考源？ ?请详细解释一下控制时序，电平及要求？ ?控制多片PLL芯片时，串行控制线是否可以复用？ ?请简要介绍一下环路滤波器参数的设置？ ?环路滤波器采用有源滤波器还是无源滤波器？ ?PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？ ?如何设置电荷泵的极性？ ?锁定指示电路如何设计？ ?PLL对射频输入信号有什么要求？ ?PLL芯片对电源的要求有哪些？ ?内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？ ?锁相环输出的谐波？ ?锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ ?为何我测出的相位噪声性能低于ADISimPLL仿真预期值？ ?锁相环锁定时间取决于哪些因素？如何加速锁定？ ?为何我的锁相环在做高低温试验的时候，出现频率失锁？ ?非跳频（单频）应用中，最高的鉴相频率有什么限制？ ?频繁地开关锁相环芯片的电源会对锁相环有何影响？ ?您能控制PLL芯片了么？，R分频和N分频配置好了么？ ?您的晶振输出功率有多大？VCO的输出功率有多大？ ?您的PFD鉴相极性是正还是负？ ?您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？ ?您的PLL环路带宽和相位裕度有多大？ ?评价PLL频率合成器噪声性能的依据是什么？ ?小数分频的锁相环杂散的分布规律是什么？ ?到底用小数分频好还是整数分频好？ ?ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？ ?分频–获得高精度时钟参考源？ ?PLL，VCO闭环调制，短程无线发射芯片？ ?PLL，VCO开环调制？ ?时钟净化----时钟抖动（jitter）更小？ ?时钟恢复（Clock Recovery）？ 问题：参考晶振有哪些要求？我该如何选择参考源？ 答案：波形：可以使正弦波，也可以为方波。
利用锁相环实现载波同步
利用锁相环实现载波同步 一：实验目的：利用matlab 验证锁相环实现载波同步的原理和方法。 二：实验要求：设输入已调信号为FM 信号，该调频信号由100Hz 的消息正选拨调制1kHz 的载频而成。试用锁相环从已调信号中提取载波信号，实现载波同步。 三：实验原理： FM 调制原理：FM 是由基带信号来调制载波信号的角频率，使其随基带信号线性变化； 锁相环提取载波原理： 四：实验源码： clear all; close all; f=1000;%Carrier fs=100000;%Sample frequency N=5000;%Number of samples Ts=1/fs; t=(0:Ts:(N*Ts)-Ts); %Create the message signal f1=100;%Modelating frequency msg=sin(2*pi*f1*t); kf=.0628;%Modulation index %Create the real and imaginary parts of a CW modulated carrier to be tracked. Signal=exp(j*(2*pi*f*t+2*pi*kf*cumsum(msg))); %Modulated carrier Signal1=exp(j*(2*pi*f*t));%Unmodulated carrier %Initilize PLL Loop phi_hat(1)=30; e(1)=0; phd_output(1)=0; vco(1)=0;%Define Loop Filter parameters(Sets damping) kp=0.15;%Proportional constant ki=0.1;%Integrator constant %PLL implementation for n=2:length(Signal) 环路滤波器 LF 入信号 VCO 出U 0(t) 鉴相器 PD 压控振荡器 VCO
全数字锁相环与位同步实验
实验五全数字锁相环与位同步实验 一、实验目的 1. 掌握数字锁相环工作原理以及微分整流型数～字锁相环的快速捕获原号 理。 2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。 3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。 二、实验内容 1. 观察数字环的失锁状态、锁定状态。 2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。 3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。 三、基本原理 位同步电路的原理框图、波形图和电路图分别如图5-2、图5-3和图5-4所示。 一、位同步模块有以下测试点及输入输出点： ? +5V +5V电源输入点（3个） ? S-IN 基带信号输入、测试点（2个） ? BS-OUT 位同步信号输出、测试点（2个） ?TST_1 微分器输出测试点 ?TST_2 整流器输出测试点 ?TST_3 附加脉冲测试点 ?TST_4 扣除脉冲测试点 二、图5-2中各单元与图5-3中元器件的对应关系如下： ?晶振X1：晶体； ?微分器U1A：LF347 ?放大器U1D：LF347 ?整流器U1B、U1C：LF347 ?单稳电路U2、U3：74LS123 ?分频器U4：EPM7064 ?门电路U4：EPM7064 三、工作原理 在本系统中采用的是微分整流型数字锁相环，它主要由波形转换电路及数字锁相器组成。 1、波形转换电路 波形转换电路主要由一微分、整流电路组成，码元信号经微分、整流后就可以提出位同步信号分量，其波形如图5-1所示，原理框图
如图5-2所示。 图5-1 基带信号微分、整流波形 2、 数字锁相 数字锁相的原理方框图如图5-2所示，它由稳定度振荡器、分频器、相位比较器和控制器组成。其中，控制器包括图中的扣除门、附加门和“或门”。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。若接收码元的速率为F （波特），则要求位同步脉冲的重复速率也为F （赫）。这里晶振的振荡频率设计在nF （赫），由晶振输出经整形得到重复频率为nF （赫）的窄脉冲（图5-3中的b(b ’)）。如果接收端晶振输出经n 次分频后，不能准确地和收到的码元信号同频同相，这时就要根据相位比器输出的误差信号，通过控制器对分频器进行调整。从经微分、整流后的码元信息中就可以获得接收码元所有过零点的信息，其工 图5-2 位同步器方框图 接收码元
单同步坐标系软件锁相环
单同步坐标系软件锁相环 锁相环，顾名思义，其基本功能是跟踪，锁定交流信号的相位，且在必要时还可提供有关信号的频率和幅值信息。 单同步坐标系软件锁相环（SSRF-SPLL),采用了单一的同步坐标系锁相控制结构，一般适用于电网电压平衡时的相位，频率及幅值的检测。 1.坐标变化基础： 矢量控制系统的坐标变换包括精致坐标系间的变换、旋转与静止坐标系间的变换以及指直角坐标系与极坐标系间的变换。其中三相静止坐标系和两相静止坐标系间的变换，简称3s/2s变换（也称Clarke变换）、两相静止坐标系和两相旋转坐标系间的变换，简称2s/2r变换（也称Park变换）。 3.2.2三相-两相变换（3s/2s变换） 现在先考虑上述的第一种坐标变换——在三相静止绕组A、B、C和两相静止绕组α、β之间的变换，或称三相静止坐标系和两相静止坐标系间的变换，简称3s/2s变换。 图3.5中绘出了A、B、C和α、β两个坐标系，为方便起见，取A轴和α轴重合。设三相绕组每项有效匝数为N3，两相绕组每相有效匝数位N2，各相磁动势为有效匝数与电流的乘积，其空间矢量均位于有关相的坐标轴上。由于交流磁动势的大小随时间在变化着，图中磁动势矢量的长度是随意的。 设磁动势波形是正弦分布的，当三相总磁动势与二相总磁动势相等时，两套绕组瞬时磁动势在α、β轴上的投影都应相等，因此
β α B C A 2N i α3A N i 2N i β 3C N i 3B N i 0 60 60 O 图3.5 三相和两相坐标系与绕组磁动势的空间矢量 002333cos60cos60A B C N i N i N i N i α=-- 31122A B C N i i i ? ?=-- ? ? ? （3.6） 00 233sin60cos60B C N i N i N i β=- ()33 2B C N i i = - （3.7） 写成矩阵形式，得 321112 23302 2A B C i i N i i N i αβ? ? ??- - ????????= ??????????-?????? （3.8） 功率不变时坐标变换阵的性质：设在某坐标系下各绕组的电压和电流向量分别为u 和i ，在行新的坐标系下，电压和电流向量变成u '和i '，其中 [][] [][]1 2121 21 2 T n T n T n T n u u u u i i i i u u u u i i i i ?=??=?? ''''=?? ''''=??………… （3.9） 定义新向量与原向量的坐标变换关系为
实验五 数字锁相环与位同步
实验五数字锁相环与位同步 一、 实验目的 1. 掌握数字锁相环工作原理。 2. 掌握用数字环提取位同步信号的原理及对其输入的信息代码的要求。 3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号相位抖动等基本概念。 二、 实验原理 可用窄带带通滤波器或锁相环来提取位同步信号。实验1中用电荷泵锁相环和实验3中的模拟锁相环对输入噪声都可以等效为一个窄带带通滤波器，因而可以用来提取位同步信号。但前者要求输入信号为周期或准周期数字信号，后者要求输入信号为周期或准周期正弦信号。本实验使用数字锁相环提取位同步信号，它不要求输入信号一定是周期信号或准周期信号。 用于提取位同步信号的数字环有超前滞后型数字环和触发器型数字环，TX 系实验中的位同步器由控制器、触发器型数字锁相环及脉冲展宽器组成，数字锁相环包括鉴相器、量化器、数字环路滤波器、数控振荡器等单元。位同步模块原理框图如图5-1。 本实验环路中的主要器件是单片机89C51及可编程定时器/计数器8254。本实验环路中使用了两个8254芯片，共6个计数器，分别表示为8254A0、8254A1、 8254A2、8254B0、8254B1、8254B2。它们分别工作在M0、M1、M2三种工作模式。M0为计数中断方式，M1为单稳方式，M2为分频方式。除地址线、数据线外，每个8254芯片还有时钟输入端C 、门控信号输入端G 和输出端O 。 数字鉴相器电原理图及波形图如图5-3（a ）、图5-3（b ）所示。输出信号宽度正比于信号i u 及0u 上升沿之间的相位差，最大值为i u 的码元宽度。称此鉴相器为触发器型鉴相器，称包含有触发器型鉴相器的数字环路为触发器型数字锁相环。