“数字逻辑电路”综合实验的设计与研究

数字电路课程设计实验报告1

序言 在测试、研究或调整电子电路及设备时，为测定电路的一些点参量，如测量频率响应、噪声系数，为电压表定度等，都要求提供符合所需技术要求的电信号，以模拟在实际工作中使用的待测设备的激励信号。信号发生器即由此而来，作为电子设计中常用仪器仪表，信号发生器又称信号源，可以用来产生被测电路所需特定参数的电测试信号。根据输出波形的不同，信号源可以分为正弦波信号发生器、矩形脉冲信号发生器、函数信号发生器和随机信号发生器等四大类。例如当要求进行系统的稳定性测量时，需使用振幅、波形、幅值等能在一定范围内进行精确调整，有很好的稳定性，有输出指示。基于信号发生器的广泛使用，对信号发生器设计的研究就显得非常有意义。 本课题是利用VHDL语言来实现计费功能的，VHDL具有与具体硬件电路无关和与设计平台无关的特性,并且具有良好的电路行为描述和系统描述的能力,并在语言易读性和层次化、结构化设计方面,表现了强大的生命力和应用潜力,因此选用VHDL语言进行编程。 本次课程设计巩固和运用了所学课程，通过理论联系实际，提高了分析、解决计算机技术实际问题的独立工作能力，通过对一个函数信号发生器的设计，进一步加深了对计算机原理以及数字电路应用技术方面的了解与认识，进一步熟悉了数字电路系统设计、制作与调试的方法和步骤。进一步了解了计算机组成原理与系统结构，使自己对EDA技术的学习更深入，学会用VHDL语言去控制将会使我们对本专业知识可以更好地掌握。 现在的信号发生器设计有以下几种方法： (1) 模拟直接合成法。这种方法充分利用了乘法器、除法器、混频器、滤波器和快速开关构成合成信号发生器，但是它的缺点是带宽不够高，性能差，构成信号发生器的电路体积比较庞大，而且功耗较高。

基于Libero的数字逻辑设计仿真和验证实验报告(实验1)

实验报告 1、基本门电路 一、实验目的 1、熟悉EDA工具的使用；仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与非门 // module HC00(A,B,Y); input [4:1]A,B;

assign Y=~(A&B); endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end endmodule //74HC02代码-或非门 // module HC02(A,B,Y);

数电实验报告 实验二 组合逻辑电路的设计

实验二组合逻辑电路的设计 一、实验目的 1.掌握组合逻辑电路的设计方法及功能测试方法。 2.熟悉组合电路的特点。 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件：74LS86、74LS00。 三、预习要求及思考题 1．预习要求： 1）所用中规模集成组件的功能、外部引线排列及使用方法。 2) 组合逻辑电路的功能特点和结构特点. 3) 中规模集成组件一般分析及设计方法. 4）用multisim软件对实验进行仿真并分析实验是否成功。 2.思考题 在进行组合逻辑电路设计时，什么是最佳设计方案 四、实验原理 1．本实验所用到的集成电路的引脚功能图见附录 2.用集成电路进行组合逻辑电路设计的一般步骤是： 1）根据设计要求，定义输入逻辑变量和输出逻辑变量，然后列出真值表； 2）利用卡络图或公式法得出最简逻辑表达式，并根据设计要求所指定的门电路或选定的门电路，将最简逻辑表达式变换为与所指定门电路相应的形式； 3）画出逻辑图； 4）用逻辑门或组件构成实际电路，最后测试验证其逻辑功能。 五、实验内容 1．用四2输入异或门（74LS86）和四2输入与非门（74LS00）设计一个一位全加器。 1）列出真值表,如下表2-1。其中A i、B i、C i分别为一个加数、另一个加数、低位向本位的进位；S i、C i+1分别为本位和、本位向高位的进位。 A i B i C i S i C i+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 10 1 1 1 00 1 1 1 1 1 1 2）由表2-1全加器真值表写出函数表达式。

数字电路组合逻辑电路设计实验报告

数字电路组合逻辑电路设 计实验报告 The Standardization Office was revised on the afternoon of December 13, 2020

实验三组合逻辑电路设计（含门电路功能测试）

一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测

出门电路的输出响应。动态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。

组合逻辑电路实验设计

H a r b i n I n s t i t u t e o f T e c h n o l o g y 组合逻辑电路实验设计 血型匹配情况判断电路 一、实验题目： 人的血型有A、B、AB、O四种。输血时输血者的血型与受血者血型必须符合图1中用箭头指示的授受关系。判断输血者与受血者的血型是否符合上述规定，要求用八选一数据选择器（74LS151）及与非门（74LS00）实现。（提示：用两个逻辑变量的4种取值表示输血者的血型，例如00代表A、01代表 B、10代表AB、11代表O。） 图1 二、电路设计： 方案一： 解： 1、题目分析

根据题意，确定有4个输入变量，设为X、Y、M、N；输出变量为P。 其中，用两个逻辑变量X、Y的四中取值表示输血者的血型：00代表A型、01代表B型、10代表AB型、11代表O型。 用另外两个逻辑变量M、N的四种取值表示受血者的血型：00代表A型、01代表B型、10代表AB型、11代表O型。 逻辑输出变量P代表输血者与受血者的血型符合情况：1代表血型符合，0代表血型不符合。 题目中要求用八选一数据选择器（74LS151）及与非门（74LS00）实现电路设计。 2、列写输入与输出变量真值表： 真值表如下图所示 3、逻辑表达式： 根据真值表画出卡诺图：

卡诺图如右图所示： 用八选一数据选择器（74LS151），所以输出逻辑表达式写成最小项和的形式：设X 、Y 、M 为选择变量，X 为高位。 逻辑函数P 的与或标注型表达式： P (X ,Y ,M ,N ) X Y M N X Y M N X Y M N X Y M N X Y M N =+++++ 4、比较表达式： 与标准表达式比较得：267P Nm N m(0,1,3,5)m m =+∑++ 所以，数据选择器中EN=0，0135D D D D N ==== D 2=N ，D 4=0, D 6=D 7=1， 5、逻辑电路图：

数字逻辑实验报告。编码器

数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。

6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。

实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。

数电实验报告 实验二 利用MSI设计组合逻辑电路

数电实验报告 实验二 利用MSI设计组合逻辑电路 姓名： 学号： 班级： 院系： 指导老师： 2016年 目录 实验目的：错误!未定义书签。

实验器件与仪器：错误!未定义书签。 实验原理：错误!未定义书签。 实验内容：错误!未定义书签。 实验过程：错误!未定义书签。 实验总结：错误!未定义书签。 实验： 实验目的： 熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。 掌握用MSI设计的组合逻辑电路的方法。 实验器件与仪器： 数字电路实验箱、数字万用表、示波器。 虚拟器件：74LS00，74LS197，74LS138，74LS151 实验原理： 中规模的器件，如译码器、数据选择器等，它们本身是为实现某种逻辑功能而设计的，但由于它们的一些特点，我们也可以用它们来实现任意逻辑函数。 用译码器实现组合逻辑电路 译码器是将每个输入的二进制代码译成对应的输出高、低电平信号。如3线-8线译码器。当附加控制门Gs的输入为高电平（S = 1）的时

候，可由逻辑图写出。 从上式可看出。-同时又是S2、S1、S0这三个变量的全部最小项的译码输出。所以这种译码器也叫最小项译码器。如果将S2、S1、S0当作逻辑函数的输入变量，则可利用附加的门电路将这些最小项适当的组合起来，便可产生任何形式的三变量组合逻辑函数。 用逻辑选择器实现组合逻辑电路 数据选择器的功能是从一组输入数据中选出某一个信号输出。或称为多路开关。如双四选一数据选择器74LS153

Y1和Y2为两个独立的输出端，和为附加控制端用于控制电路工作状态和扩展功能。A1、A0为地址输入端。D10、D11、D12、D13或D20、D21、D22、D23为数据输入端。通过选定不同的地址代码即可从4个数据输入端选出要的一个，并送到输出端Y。输出逻辑式可写成 其简化真值表如下表所示。 S1A1A0Y1 1X X0 000D10 001D11 010D12 011D13 从上述可知，如果将A1A0作为两个输入变量，同时令D10、D11、D12、D13为第三个输入变量的适当状态（包括原变量、反变量、0和1），就可以在数据选择器的输出端产生任何形式的三变量组合逻辑电路。 实验内容： 数据分配器与数据选择器功能正好相反。它是将一路信号送到地址选择信号指定的输出。如输入为D，地址信号为A、B、C，可将D按地址分配到八路输出F0、F1、F2、F3、F4、F5、F6、F7。其真值表如下

华中科技大学数字逻辑实验报告

华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：

实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：

2． 3．做出卡诺图，确定输出和激励的函数表达式：

4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四

舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。

实验一组合逻辑电路设计

实验一 组合逻辑电路的设计 一、实验目的： 1、 掌握组合逻辑电路的设计方法。 2、 掌握组合逻辑电路的静态测试方法。 3、 加深FPGA 设计的过程，并比较原理图输入和文本输入的优劣。 4、 理解“毛刺”产生的原因及如何消除其影响。 5、 理解组合逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、组合逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 通常组合逻辑电路可以用图1.1所示结构来描述。其中，X0、X1、…、Xn 为输入信号， L0、L1、…、Lm 为输出信号。输入和输出之间的逻辑函数关系可用式1.1表示： 2、组合逻辑电路的设计方法 组合逻辑电路的设计任务是根据给定的逻辑功能，求出可实现该逻辑功能的最合理组 合电路。理解组合逻辑电路的设计概念应该分两个层次：（1）设计的电路在功能上是完整的，能够满足所有设计要求；（2）考虑到成本和设计复杂度，设计的电路应该是最简单的，设计最优化是设计人员必须努力达到的目标。 在设计组合逻辑电路时，首先需要对实际问题进行逻辑抽象，列出真值表，建立起逻辑模型；然后利用代数法或卡诺图法简化逻辑函数，找到最简或最合理的函数表达式；根据简化的逻辑函数画出逻辑图，并验证电路的功能完整性。设计过程中还应该考虑到一些实际的工程问题，如被选门电路的驱动能力、扇出系数是否足够，信号传递延时是否合乎要求等。组合电路的基本设计步骤可用图1.2来表示。 3、组合逻辑电路的特点及设计时的注意事项 ①组合逻辑电路的输出具有立即性，即输入发生变化时，输出立即变化。（实际电路中 图 1.1 组合逻辑电路框图 L0=F0(X0,X1,···Xn) · · · Lm=F0(X0,X1,···Xn) （1.1） 图 1.2 组合电路设计步骤示意图图

数字逻辑实验报告(数字时钟设计)

数字逻辑实验报告

实验三、综合实验电路 一、实验目的： 通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。 二、实验原理： 根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路 三、实验设备与器件： 主机与实验箱 四、实验内容： （1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟， 要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。 （2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时 的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。 （3）实验设计流程：

（4）输入输出表： （5）各个功能模块的实现： A、计时功能模块的实现（电路图及说明）秒表部分及说明

说明：该部分是实现功能正常计时中的秒部分的计时工作。如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。 注解：第一个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平VCC 第二个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平第一个163的预置位段 分钟部分以及说明：

组合逻辑电路的设计实验报告

广西大学实验报告纸 _______________________________________________________________________________ 实验内容___________________________________________指导老师 【实验名称】 组合逻辑电路的设计 【实验目的】 学习组合逻辑电路的设计与测试方法。 【设计任务】 用四-二输入与非门设计一个4人无弃权表决电路（多数赞成则提案通过）。要求：采用四-二输入与非门74LS00实现；使用的集成电路芯片种类尽可能的少。 【实验用仪器、仪表】 数字电路实验箱、万用表、74LS00。 【设计过程】 设输入为A、B、C、D，输出为L，根据要求列出真值表如下 真值表

根据真值表画卡若图如下 由卡若图得逻辑表达式 B D C

BD AC CD AB BD AC CD AB BD AC CD AB BD AC CD BD AC AB D BCD C ACD B ABD A ABC ACD BCD ABD ABC L ???=???=++=+++=?+?+?+?=+++=))(()()( 用四二输入与非门实现 A B C D L 实验逻辑电路图

Y 实验线路图

【实验步骤】 1.打开数字电路实验箱，按下总电源开关按钮。 2.观察实验箱，看本实验所用的芯片、电压接口、接地接口的位置。 3.检查芯片是否正常。芯片内的每个与非门都必须一个个地测试，以保证芯片 能正常工作。 4.检查所需导线是否正常。将单根导线一端接发光二极管，另一端接高电平。 若发光二极管亮，说明导线是正常的；若发光二极管不亮时，说明导线不导通。不导通的导线不应用于实验。 5.按实验线路图所示线路接线。 6.接好线后，按真值表的输入依次输入A、B、C、D四个信号，“1”代表输入高 电平，“0”代表输入低电平。输出端接发光二极管，若输出端发光二极管亮则说明输出高电平，对应记录输出结果为“1”；发光二极管不亮则说明输出低电平，对应记录输出结果为“0”。本实验有四个输入端则对应的组合情况有16种，将每种情况测得的实验结果记录在实验数据表格中。 测量结果见下表： 实验数据表格

数字电路组合逻辑电路设计实验报告

实验三组合逻辑电路设计（含门电路功能测试）

一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测出门电路的输出响应。动

态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。 测试电路如图3-2所示。试验中A、B输入高、低电平，由数字电路实验箱中逻辑电平产生电路产生，输入F可直接插至逻辑电平只是电路的某一路进行显示。

仿真示意 2.门电路的动态逻辑功能测试 动态测试用于数字系统运行中逻辑功能的检查，测试时，电路输入串行数字信号，用示波器比较输入与输出信号波形，以此来确定电路的功能。实验时，与非门输入端A加一频率为

数字逻辑设计实验报告-实验13教材

浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位

(3)组合输出信号 (4)配置管脚 (5)下载到FPGA

(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位

组合逻辑电路-实验报告

电子通信与软件工程系2013-2014学年第2学期 《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级：姓名：学号：成绩： 同组成员：姓名：学号： --------------------------------------------------------------------------------------------------------------------- 一、实验名称：组合逻辑电路（半加器全加器及逻辑运算） 二、实验目的：1、掌握组合逻辑电路的功能调试 2、验证半加器和全加器的逻辑功能。 3、学会二进制数的运算规律。 三、实验内容： 1．组合逻辑电路功能测试。 （1）．用2片74LS00组成图所示逻辑电路。为便于接线和检查．在图中要注明芯片编号及各引脚对应的编号。 （2）．图中A、B、C接电平开关，YI，Y2接发光管电平显示． （3）。按表4。1要求，改变A、B、C的状态填表并写出Y1，Y2逻辑表达式． （4）．将运算结果与实验比较．

2．测试用异或门（74LS86）和与非门组成的半加器的逻辑功能．根据半加器的逻辑表达式可知．半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可用一个集成异或门和二个与非门组成如图． （1）．在学习机上用异或门和与门接成以上电路．接电平开关S．Y、Z接电平显示．（2）．按表4．2要求改变A、B状态，填表． 3．测试全加器的逻辑功能。 （1）．写出图4．3电路的逻辑表达式。 （2）．根据逻辑表达式列真值表． （3）．根据真值表画逻辑函数S i 、Ci的卡诺图． （4）．填写表4．3各点状态 （5）．按原理图选择与非门并接线进行测试，将测试结果记入表4．4，并与上表进行比较看逻辑功能是否一致．

数字系统设计实验三

实验四简易数字钟下载 1、实验目的 1）学习掌握数字系统综合设计方法。 2）学习掌握层次设计方法。 3）学习掌握设计下载方法。 4）学习掌握实验系统使用方法。 2、实验原理 数字钟是对输入时基秒脉冲进行计数，依次输出秒数值、分数值、小时数值，从而确定时钟时间，其原理框图如下图所示。 Image 简易数字钟原理图 简易数字钟原理图 实际的数字钟设计中还需要增加年月日的功能，这里框图中

也省略了校时功能的结构。 3、实验内容 1）选择XC2S200PQ208器件建立一个新的工程。 2）在上述工程中，采用VHDL语言的方法设计上述简易数字钟。 3)参考实验系统使用说明，按下列要求锁定引脚。秒、分钟、小时由实验系统的J1、J2输出，显示输出的时分秒间隔一位数码管。时钟输入由J7的1脚输入。 4）下载编程并验证设计结果。 4、实验设备 1）清华同方PⅣ 2.4G\256M60G 2）ISE 6.2i—Windows软件系统 3）多功能EDA实验系统(V型) 5、实验步骤 1）写出简易数字钟的设计程序。 2）画出简易数字钟的仿真波形。 3）将程序下载到芯片中。 a.首先点击菜单Assignments->Device，选择Device family->Cyclone IV E，然后选择芯片型号Available device->EP4CE6F17C8。 b.进行管脚锁定，选择菜单Assignments->Pin Planner，在Location列下为输入\输出变量选择对应的管脚进行锁定。 c．选择快捷菜单进行编译Start Compilation，生成下载文件。 d．点击Tools->Programmer e.点击Add Device，在Device->Cyclone IVE中，选择Device

组合逻辑电路实验报告

组合逻辑电路实验报告

图6-1：O型静态险象 如图6-1所示电路 其输出函数Z=A+A，在电路达到稳定时，即静态时，输出F 总是1。然而在输入A变化时（动态时）从图6-1（b）可见，在输出Z的某些瞬间会出现O，即当A经历1→0的变化时，Z出现窄脉冲，即电路存在静态O型险象。 进一步研究得知，对于任何复杂的按“与或”或“或与”函数式构成的组合电路中，只要能成为A+A或AA的形式，必然存在险象。为了消除此险象，可以增加校正项，前者的校正项为被赋值各变量的“乘积项”，后者的校正项为被赋值各变量的“和项”。 还可以用卡诺图的方法来判断组合电路是否存在静态险象，以及找出校正项来消除静态险象。 实验设备与器件 1．+5V直流电源 2．双踪示波器 3．连续脉冲源 4．逻辑电平开关 5．0-1指示器

（3）根据真值表画出逻辑函数Si、Ci的卡诺图 （4）按图6-5要求，选择与非门并接线，进行测试，将测试结果填入下表，并与上面真值表进行比较逻辑功能是否一致。 4．分析、测试用异或门、或非门和非门组成的全加器逻辑电路。 根据全加器的逻辑表达式

全加和Di =（Ai⊕Bi）⊕Di-1 进位Gi =（Ai⊕Bi）·Di-1+Ai·Bi 可知一位全加器可以用两个异或门和两个与门一个或门组成。（1）画出用上述门电路实现的全加器逻辑电路。 （2）按所画的原理图，选择器件，并在实验箱上接线。（3）进行逻辑功能测试，将结果填入自拟表格中，判断测试是否正确。 5．观察冒险现象 按图6-6接线，当B=1，C=1时，A输入矩形波（f=1MHZ 以上），用示波器观察Z输出波形。并用添加校正项方法消除险象。

EDA数字逻辑实验报告

实验报告 课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵 指导教师_____林小平 _________ 2013年 12 月24 日

一、 实验目的 1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。 2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。 3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。 4. 掌握Libero IDE 基于FPGA 的设计流程。 5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。 二、 实验要求 1. 要求每人能独立完成实验。严禁抄袭。 2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。 3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。 4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。 5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连 线，验证代码的正确性。 6. 纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。 三、 实验内容 1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数 ，写出模块代码和测试平台代码。 2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。 3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分 配引脚，最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线，实测相应功能并记录结果。 四、 实验结果与截图 1. 模块及测试平台代码清单。 模块代码 // 74HC138.v module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn; input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y; integer I; always @(DataIn or Enable1 or Enable2 or Enable3) begin if(Enable1||Enable2||!Enable3) Eq=0; AC BC AB Y ++=

组合逻辑电路实验报告

实验名称：组合逻辑电路 一、实验目的 1、掌握组合逻辑电路的分析、设计方法与测试方法； 2、了解组合逻辑电路的冒险现象及消除方法。 二、实验器材 需要与非门CC4011×3，异或门CC4030×1，或门CC4071×1。 CC4011引脚图CC4030引脚图 CC4071引脚图 三、实验内容及实验电路 1、分析、测试用与非门CC4011组成的半加器的逻辑功能。列出真值表并画出卡诺图判断是否可以简化。 图1由与非门组成的半加器电路

A B S C 2、分析、测试用异或门CC4030与与非门CC4011组成的半加器逻辑电路。 图2由异或门和与非门组成的半加器电路 A B S C 3、分析、测试全加器的逻辑电路。写出实验电路的逻辑表达式，根据实验结果列出真值表与全加器的逻辑功能对比，并画出i S和i C的卡诺图。 图3由与非门组成的全加器电路 A B1 i C i S i C

4、设计、测试用异或门、与非门和或门组成的全加器逻辑电路。 全加和：()1 -⊕⊕=i i i i C B A S 进位：()i i i i i i B A C B A C ?+?⊕=-1将全加器的逻辑表达式，变换成由两个异或门，四个与非门，一个或门组成；画出全加器电路图，按所画的原理图选择器件并在实验板上连线；进行功能测试并自拟表格填写测试结果。电路图：A B 1-i C i S i C 5、观察冒险现象。按图4接线，当1==C B 时，A 输入矩形波（MHz f 1=以上），用示波器观察输出波形，并用添加冗余项的方法消除冒险现象。 图4观察冒险现象实验电路

四、实验预习要求 1、复习组合逻辑电路的分析方法。 2、复习组合逻辑电路的设计方法。 3、复习用与非门和异或门等构成半加器和全加器的工作原理。 4、复习组合电路冒险现象的种类、产生原因和如何防止。 5、根据试验任务要求，设计好实验时必要的实验线路。 五、实验报告 1、整理实验数据、图表，并对实验结果进行分析讨论。 2、总结组合逻辑电路的分析与测试方法。 3、对冒险现象进行讨论。

数字电路模拟设计实验报告

数字电子设计 客房呼叫器 学院：通化师范学院 专业班级：物理系11级二班 小组成员：黄琳杰呼永建王继洋马一剑周建伟刘启宇郑伟清李楠楠 指导老师：李东康 时间：2013年12月3日

前言 物理实验是人们根据科学研究的目的，利用仪器设备人为地控制模拟自然现象，排除干扰突出主要因素，在有利条件下观察研究自然规律的活动。 因此，物理实验可以简化纯化研究对象和过程，可以强化研究条件，可以控制或再现和重复物理过程。物理实验有多种类型在本次试验设计中，我们采取模拟试验的方式来用数字电路设计餐厅客房服务器。 设计目的与要求 1．选用十个开关模拟某餐厅的十个包房，应用数字电路设计一个客房呼叫器。 2．用数码管显示呼叫服务的客房编号。 发挥部分：试想一下，若存在十个以上包房应如何设计。

总体框图 设计想法 1. 整体设计思路：根据对设计要求的分析，可以将整个呼叫器的逻辑电路划分为编码器，代码转换电路和数码显示电路三个部分。 2. 整体设计流程： a 编码器将客房给出的开关输入编成对应的二进制代码 b 代码转换电路将编码器输出的编码转换为七段显示译码器在显示时所要求的输入代码。 c 用一个数码管显示呼叫信号的号码。

选择器件 74ls147优先编码器管脚图和功能真值表 优先编码器是当多个输入端同时有信号时，电路只对其中优先级别最高的输入信号进行编码，常用的集成优先编码器IC有10线-4线，8线-3线两种。10线-4线优先编码器常见的型号为54/74LS147,54/74147, 3线-8线优先编码器常见的型号为54/74148,54/74LS148. 下面我们以74ls147为例介绍优先编码器功能如图一所示 第九个脚NC为空74ls147优先编码器有九个输入端和四个输出端，某个输入端为0，代表输入某个十进制数当九个输入端全为1时，代表输入的十进制数为0. 74ls147优先编码器的输入端和输出端都是低电平有效即某一个输入端低电平0时，四个输出端就以低电平0的输出其对应的8421 BCD编码，当九个输入全为1时，4个输出也全为1呆比啊输入十进制数0的8421 BCD编码输出。

实验一组合逻辑电路设计

电子信息工程晓旭 2011117147 实验一组合逻辑电路设计（含门电路功能测试） 一．实验目的 1掌握常用门电路的逻辑功能。 2掌握用小规模集成电路设计组合逻辑电路的方法。 3掌握组合逻辑电路的功能测试方法。 二．实验设备与器材 数字电路实验箱一个 双踪示波器一部 稳压电源一部 数字多用表一个 74LS20 二4 输入与非门一片 74LS00 四2 输入与非门一片 74LS10 三3 输入与非门一片 三 .实验任务 1对74LS00,74LS20逻辑门进行功能测试。静态测试列出真值表，动态测试画出波形图，并说明测试的门电路功能是否正常。 2分析测试1.7中各个电路逻辑功能并根据测试结果写出它们的逻辑表达式。 3设计控制楼梯电灯的开关控制器。设楼上，楼下各装一个开关，要求两个开关均可以控制楼梯电灯。 4某公司设计一个优先级区分器。该公司收到有A,B,C，三类，A,类的优先级最高，B 类次之，C类最低。到达时，其对应的指示灯亮起，提醒工作人员及时处理。当不同类的同时到达时，对优先级最高的先做处理，其对应的指示灯亮，优先级低的暂不理会。按组合逻辑电路的一般设计步骤设计电路完成此功能，输入输出高低电平代表到

实验一： （1）74LS00的静态逻辑功能测试 实验器材：直流电压源，电阻，发光二极管，74LS00，与非门，开关，三极管 实验目的：静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否 实验过程：将74LS00中的一个与非门的输入端A,B分别作为输入逻辑变量，加高低电平，观测输出电平是否符合真值表描述功能。 电路如图1： 图1 真值表1.1： 实验问题：与非门的引脚要连接正确，注意接地线及直流电源 实验结果：由二极管的发光情况可判断出74LS00 实现二输入与非门的功能 （2）71LS00的动态逻辑功能测试 实验器材：函数发生器，示波器，74LS00，与非门，开关，直流电压源 实验目的：测试74LS00与非门的逻辑功能 实验容：动态测试适合用于数字系统中逻辑功能的检查，测试时，电路输入串行数字

数字逻辑实验报告-Verilog时序逻辑设计

电子科技大学 实验报告 学生姓名：任彦璟学号：2015040101018 指导教师：吉家成米源王华 一、实验项目名称：Verilog时序逻辑设计 二、实验目的： 掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。 设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。 设计同步计数器74x163 。 三、实验内容： 1．设计边沿D触发器74x74。 2．设计通用移位寄存器74x194。 3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。 4．设计4位同步计数器74x163。 四、实验原理： 74x74逻辑电路图

CLK_D CLR_L_D S1_L S1_H S0_L S0_H w1 w2 w3 w4 w5 w6 w7 w8 w9 w10 w11 w12 w13 w14 w15 w16 w17 w18 w19 w20 74x194逻辑电路图 3位LFSR逻辑电路图

74x163逻辑电路图 上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述 五、实验器材（设备、元器件）： PC 机、Windows XP 、Anvyl 或Nexys3开发板、Xilinx ISE 14.7开发工具、 Digilent Adept 下载工具。 六、实验步骤： 实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。 七、关键源代 码及波形图： 1．D 触发器的Verilog 代码 源码如下 module vr74x74(CLK, D, PR_L, CLR_L, Q, QN); input CLK, D, PR_L, CLR_L ; output Q, QN ; wire w1, w2, w3, w4 ; nand (w1, PR_L, w2, w4); nand (w2, CLR_L, w1, CLK) ; nand (w3, w2, CLK, w4) ; nand (w4, CLR_L, w3, D) ; nand (Q, PR_L, w2, QN); nand (QN, Q, w3, CLR_L); endmodule