vhdl语言描述的4位十进制的频率计的设计

实验七4位十进制频率计的设计

实验目的：

设计一个4位十进制频率计，学习复杂数字系统的设计方法。

实验原理：

根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的脉冲计数允许信号，1秒计数结束后，计数值（即所测信号频率）锁入锁存器，并为下一次测频作准备，即将计数器清零。

试验内容：

1、根据频率计的工作原理，将电路划分成控制器、计数器、锁存器和LED显示几个模块，

控制器——产生1秒脉宽的计数允许信号、锁存信号和计数器清零信号

计数器——对输入信号的脉冲数进行累计

锁存器——锁存测得的频率值

LED显示——将频率值显示在数码管上

顶层文件框图如下：

2、用元件例化语句写出频率计的顶层文件。

3、用VHDL硬件描述语言进行模块电路的设计。

本实验中不少模块在之前的实验中已经有所涉及，只需要对以前的设计做部分修改即可用于这次实验。

提示：十进制计数器输出的应是4位十进制数的BCD码，因此输出一共是4×4bit。

4、用QuartusII对设计进行编译、综合、仿真，给出仿真波形和时序分析数据（不包括数码管显示部分）。

5、通过QuartusII集成环境，将设计下载到实验电路上进行硬件测试。

实验结果：

各模块电路的VHDL描述：

10进制计数器

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt10 is

port (rst,fx,ena:in std_logic;

cout: out std_logic;

outy :out std_logic_vector(3 downto 0)); end cnt10;

architecture behv of cnt10 is

begin

process (rst,ena,fx)

variable cqi :std_logic_vector(3 downto 0);

begin

if rst='1' then cqi :=(others =>'0');

elsif fx'event and fx='1' then

if ena ='1' then

if cqi < 9 then cqi:=cqi+1;cout<='0';

elsif cqi=9 then

cqi :=(others =>'0');

cout<='1';

end if;

elsif ena='0' then cqi:=(others =>'0');

end if;

end if;

outy <=cqi;

end process;

end behv;

4位10进计数器

library ieee;

use ieee.std_logic_1164.all;

entity cnt10_4 is

port(fx,rst,ena:in std_logic;

d:out std_logic_vector(15 downto 0));

end entity;

architecture one of cnt10_4 is

component cnt10

port (rst,fx,ena:in std_logic;

cout: out std_logic;

outy :out std_logic_vector(3 downto 0));

end component;

signal e:std_logic_vector(3 downto 0);

begin

u1:cnt10 port map(fx=>fx,rst=>rst,ena=>ena,cout=>e(0),outy=>d(3 downto 0));

u2:cnt10 port map(fx=>e(0),rst=>rst,ena=>ena,cout=>e(1),outy=>d(7 downto 4));

2位十进制高精度数字频率计设计

广州大学学生实验报告 实验室：电子信息楼 317EDA 2017 年 10 月 2 日 学院机电学院年级、专 业、班 电信 151 姓名苏伟强学号1507400051 实验课 程名称 可编程逻辑器件及硬件描述语言实验成绩 实验项 目名称 实验4 2位十进制高精度数字频率计设计指导老师 秦剑 一实验目的 1 熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。 2 完成2位十进制频率计的设计，学会利用实验系统上的FPGA/CPLD验证较复杂设计项目的方法。 二实验原理 1 若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T 通常测量时间T取1秒或它的十进制时间。 三实验设备 1 FPGA 实验箱，quarteus软件 四实验内容和结果 1 2位十进制计数器设计 1.1 设计原理图：新建quarteus工程，新建block diagram/schematic File文件，绘制原理图，命名为conter8,如图1，保存，编译，注意：ql[3..0]输出的低4位（十进制的个位）， qh[3..0]输出的高4位（十进制的十位） 图片11.2 系统仿真：如图2建立波形图进行波形仿真，如图可以看到完全符合设计要求，当clk输入时钟信号时，clr有清零功能，当enb高电平时允许计数，低电平禁止计数，当低4位计数到9时向高4位进1 图2 1.3 生成元件符号：File->create/updata->create symbol file for current file,保存，命名为conter8,如图3为元件符号（block symbol file 文件）： 图3 2 频率计主结构电路设计 2.1 绘制原理图：关闭原理的工程，新建工程，命名为ft_top,新建原理图文件，在project navigator的file 选项卡，右键file->add file to the project->libraries->project library name添加之前conters8工程的目录在该目录下，这样做的目的是因为我们会用到里面的conters8进行原理图绘制，绘制原理图，如图4，为了显示更多的过程信息，我们将74374的输出也作为output,重新绘制了原理图，图5 图4

基于FPGA的频率计的文献综述

文献综述 一．课题来源及研究的目的和意义 数字频率计已经广泛应用于高科技等产品上面，可以不无夸张的说没有不包含有频率计的电子产品。我国的CD、VCD、DVD和数字音响广播等新技术已开始大量进入市场；而在今天这些行业中都必须用到频率计。到今天频率计已开始并正在向智能、精细方向的发展，因此系统对电路的要求越来越高，传统的集成电路设计技术已经无法满足性能日益提高的系统要求。在信息技术高度发展的今天，电子系统数字化已成为有目共睹的趋势。从传统的应用中小规模芯片构成系统到广泛地应用单片机，直至今天FPGA/CPLD在系统设计中的应用，电子技术已迈入一个全新的阶段。而在电子技术中，频率是最基本的参数之一，而信号的频率往往与测量方案的制定、测量结果都有十分密切的关系，所以测频率方法的研究越来越受到重视。 数字频率计属于时序电路，它主要由具有记忆功能的触发器构成。在计算机及各种数字仪表中，都得到了广泛的应用。在CMOS电路系列产品中，数字频率计是用量最大、品种很多的产品，是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。EDA技术是面向解决电子系统最基本最底层硬件实现问题的技术，通过设计输入编辑、仿真、适配、下载实现整个系统硬件软件的设计过程。通过EDA技术设计者不但可以不必了解硬件结构设计, 而且将使系统大大简化, 提高整体的可靠性，再加上其设计的灵活性使得EDA技术得以快速发展和广泛应用。 二、主要研究内容 1、研究内容 数字频率计用于对方波、正弦波、三角波的测量，并将结果用十进制数字显示，本设计的应达到的技术指标有： 1)频率测量范围：10HZ~100MHZ； 2)测量分辨率：1HZ； 3)测量通道灵敏度：50mVpp； 4)通道输入阻抗：不小于100KΩ； 5)测量误差：±1； 2、测量方案 （1）测频原理选择 目前常用测量频率原理有三种：直接测量频率方法、直接与间接测量相结合

四位数字频率计实验报告

数字逻辑电路大型实验报告 姓名 指导教师 专业班级 学院信息工程学院 提交日期

一、实验目的 学习用FPGA实现数字系统的方法 二、实验内容 1．FPGA, Quartus II 和VHDL使用练习 2．四位数字频率计的设计 三、四位数字频率计的设计 1．工作原理 当系统正常工作时，8Hz信号测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。工作原理图如下： 2．设计方案

1) 整形电路：整形电路是将待测信号整形变成计数器所要求的脉冲信号 2)控制信号产生器（分频电路）：用8Hz时钟信号产生1Hz时钟信号、锁存器信号和cs信号 3)计时器：采用级联的方式表示4位数 4)锁存器：计数结束后的结果在锁存信号控制下锁存 5)译码器：将锁存的计数结果转换为七段显示码 3．顶层原理图（总图）

注：①CLK1：8Hz时钟信号输入； CLKIN：待测信号输入； ②显像时自左而右分别是个位、十位、百位、千位； ③顶层原理图中： （1）consignal模块：为频率计的控制器，产生满足时序要求的三个控制信号； （2）cnt10模块：有四个，组成四位十进制（0000-1001）计数器，使计数器可以从0计数到9999； （3）lock模块：有四个，锁存计数结果； （4）decoder模块：有四个，将8421BCD码的锁存结果转换为七段显示码。 4．底层4个模块（控制信号产生模块，十进制计数器模块，锁存器模块，译码模块）的仿真结果。 cnt10模块（十进制计数器模块）： 输入:CLK：待测量的频率信号（时钟信号模拟）； CLR：清零信号，当clr=1时计数器清零，输出始终为0000，只有当clr=0时，计数器才正常计数 CS：闸门信号，当cs=1时接收clk计数，当cs=0时，不接收clk，输出为0； 输出： co:进位信号，图中，在1001（9）的上方产生一个进位信号0，其余为1。 qq：计数器的四位二进制编码输出，以十进制输出。

基于VHDL设计的频率计

基于VHDL设计的频率计 专业：信息工程学号：姓名： 一、实验任务及要求 1、设计一个可测频率的数字式频率计，测量范围为1Hz～12MHz。该频率计 的逻辑图如图所示。 2、用层次化设计方法设计该电路，编写各个功能模块的程序。 3、仿真各功能模块，通过观察有关波形确认电路设计是否正确。 4、完成电路设计后，用实验系统下载验证设计的正确性。 二、设计说明与提示 由上图可知8位十进制数字频率计，由一个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、一个32位锁存器REG32B组成。 1、测频控制信号发生器设计要求。频率测量的基本原理是计算每秒种内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同不控制。当TSTEN高电平时允许计数、低电平时停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号Load的上跳沿将计数器在前1秒钟的计

数值锁存进32位锁存器REG32B中，并由外部的7段译码器译出并稳定显示。设置锁存器的好处是为了显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号CLR_CNT对计数器进行清零，为下1秒钟的计数操作做准备。测频控制信号发生器的工作时序如下图。为了产生这个时序图，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK上沿到来时使其值翻转。 其中控制信号时钟CLK的频率1Hz，那么信号TSTEN的脉宽恰好为1秒，可以用作闸门信号。然后根据测频的时序要求，可得出信号Load和CLR_CNT 的逻辑描述。由图可见，在计数完成后，即计数使能信号TSTEN在1秒的高电平后，利用其反相值的上跳沿产生一个锁存信号Load，0.5秒后，CLR_CNT产生一个清零信号上跳沿。 高质量的测频控制信号发生器的设计十分重要，设计中要对其进行仔细的实时仿真（TIMING SIMULATION），防止可能产生的毛剌。 2、寄存器REG32B设计要求。若已有32位BCD码存在于此模块的输入口，在信号Load的上升沿后即被锁存到寄存器REG32B的内部，并由REG32B的输出端输出，经7段译码器译码后，能在数码管上显示输出的相对应的数值。 3、十进制计数器CNT10设计要求。此十进制计数器的特殊之处是，有一时钟使能输入端ENA，当高电平时计数允许，低电平时禁止计数。 三、各个模块设计程序与时序仿真 (1）测频控制信号发生器 程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY TESTCTL IS PORT (CLK : IN STD_LOGIC; TSTEN : OUT STD_LOGIC; CLR_CNT : OUT STD_LOGIC; Load : OUT STD_LOGIC); END TESTCTL; ARCHITECTURE behav OF TESTCTL IS SIGNAL Div2CLK : STD_LOGIC; BEGIN

Verilog HDL语言 四位数字频率计 课程设计

1、设计目的和要求 1、设计一个4位十进制数字频率计。 2、测量范围1~9999Hz，采用4位数码管显示，有溢出指示。 3、量程有1KHz，1MHz两档，用LED灯指示。 4、读数大于9999时，频率计处于超量程状态，发出溢出指示，下次量程，量程自动增大一档。 5、读数小时，频率计处于前量程状态，下次测量，量程自动减小一档。 6、采用记忆显示方式，在计数与显示电路中间加以锁存电路，每次计数结束，将计数结果送锁存器锁存，并保持到下一个计数结束。 2、设计原理 1、基本原理 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求sysclk 能产生一个1s脉宽的周期信号，并对频率计的每一个计数器cntp的使能端进行同步控制。当clK_cnt高电平时允许计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号将计数器在前1s的计数值锁存进锁存器reg中，并由外部的7段译码器译出并稳定显示。原理图如图1-1 图1-1 2、模块原理 根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块、控制模块、计数模块、译码模

块和量程自动切换模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。 3、设计内容 1、分频模块 由于晶体振荡器提供的为50MHz的时钟，而在整个频率计里将用到周期为2s，半个周期为1s的闸门信号，所以我们在此模块先分频产生0.5Hz的分频信号。always@(posedge sysclk) begin if(cnt==26’b10_1111_1010_1111_0000_1000_0000) begin clk_cnt<=~clk_cnt;cnt<=0;end else begin cnt<=cnt+1;end end 二进制的26’b10_1111_1010_1111_0000_1000_0000，即为十进制的50x10^7，由程序中的clk_cnt<=~clk_cnt;cnt<=0;得知会产生我们想要的周期为2s的clk_int信号。仿真结果如图1-2. 图1-2 2、 4位十进制计数器模块 4位十进制计数器模块包含4位十进制的计数器，用来对施加到时钟脉冲输入端的待测信号产生的脉冲进行计数，十进制计数器具有清零控制和进位扩展输出的功能。 always@(posedge clkint) begin if(clk_cnt) begin if(cntp1==’b1001) begin cntp1<=’b0000; cntp2<=cntp2+1; if(cntp2==’b1001)

四位十进制频率计

EDA实验报告 实验四四位十进制频率计 实验目的 1.掌握四位十进制频率计的工作原理并能够用virlog语言编写代码，进一步熟悉EDA6000 实验箱的使用方法。 2.进一步熟悉quartusII建立程序编译、仿真及下载的操作流程并学会四位十进制频率计的 Verilog硬件设计。 3.代码 module freqcounter(clk,uclk,ge_bit,shi_bit,bai_bit,qian_bit); input clk,uclk; output [3:0] ge_bit,shi_bit,bai_bit,qian_bit; reg [3:0]ge_bit,shi_bit,bai_bit,qian_bit; reg div,en,load,cls; reg [3:0] A,B,C,D; always @(negedge clk) begin div=~div; en=div; load=~en; cls=clk&load; end always @(posedge uclk or posedge cls) begin if(cls) begin A=4'd0;B=4'd0;C=4'd0;D=4'd0; end else if(en) begin A=A+4'd1; if(A==4'D10) begin A=4'd0;B=B+4'd1; end if(B==4'D10) begin B=4'd0;C=C+4'd1; end if(C==4'D10) begin C=4'd0;D=D+4'd1; end if(D==4'D10) begin D=4'd0; end end end always @(posedge load) begin ge_bit=A; shi_bit=B; bai_bit=C; qian_bit=D; end endmodule 实验步骤 1.新建Verilog工程，编写代码并保存至与模块名对应的文件夹。注意：项目应存为系统 盘以外的盘内，路径中不含中文字符。

基于vhdl的频率计设计

课程论文（设计）题目基于quartus的频率计的设计院系电子与信息工程学院 专业电子与通信工程 学生姓名 学号 指导教师 二Ｏ一四年元月三日

一、频率计的说明 (3) 二、顶层原理图 (4) 三、底层模块设计 (4) 3.1十进制加法计数器CNT10 (4) 3.2十二进制加法计数器CNT12 (5) 3.3控制模块CODE (6) 3.4锁存器LOCK (7) 四、底层模块的仿真 (7) 4.1LOCK模块的仿真结果 (7) 4.2CNT12的仿真结果 (8) 4.3CNT10模块的仿真结果 (8) 4.4CODE模块的仿真结果 (8) 五、频率计顶层原理图的输入 (9) 六、频率计仿真结果 (9) 总结 (10)

一、频率计的说明 频率就是周期性信号在单位时间（1S ）内的变化次数。频率计的作用就是测量输入信号的频率，我设计的频率计的原理是若在一定1S 的时间间隔内测得这个周期性信号的重复变化次数为N ，则其频率可表示为：f=N 。如下图1.1所示，通过定义闸门信号为1s 后，通过统计下该时间内有多少次脉冲即可得到相应的频率。 图1.1系统测量频率的原理 系统的框图如下图1.2所示，首先由时基电路产生基准信号，通过控制电路产生出1s 的闸门信号，闸门电路把1s 内截取的检测信号传递给计数器，通过计数器计数就可以得到需要测量的频率。锁存器的作用就是为了保存当前的频率交给显示电路显示。 计数器 锁存器 显示电路 闸门电路 计数脉冲 控制电路 锁存信号 清零信号闸门信号 时基 电路被测信号 图1.2系统原理框图

二、顶层原理图 如下图2.1所示，系统顶层原理图包括CNT12、CODE 、CNT10、LOCK 、CODE 模块。其中CNT10和CNT12分别为10和12进制计数器，CODE 则为控制模块输出清零、锁存、和闸门信号，LOCK 则为锁存模块，负责将采集的频率数值锁存起来方便显示，CODE 模块则是将二进制转换成十进制的模块。 系统中的clk1为为我们为测试时候的输入闸门信号，通过CNT12信号后模拟1s 的闸门的信号，系统输出的端口为4个QQ[3..0]，这样方便系统仿真，也可以减少系统的复杂程度。 CNT10CLK CLR CS ]0QQ[3..CO CNT10CLK CLR CS ]0QQ[3..CO CNT10CLK CLR CS ]0QQ[3..CO CNT10CLK CLR CS ] 0QQ[3..CO LOCK ] 0DD[3..] 0QQ[3..LOCK ] 0DD[3..] 0QQ[3..LOCK ] 0DD[3..]0QQ[3..LOCK ] 0DD[3..] 0QQ[3..CODE LOCK CLR CS ]0DD[https://www.wendangku.net/doc/b118860060.html,T12 CLK ] 0QQ[3..CLK CLK CLK CLK （被测信号）） （8Hz CLK1 f CLKIN DECODER ] 0AK[3..g a ~]0LED1[6..]0LED2[6..]0LED3[6..]0LED4[6..DECODER DECODER DECODER ] 0AK[3..] 0AK[3..] 0AK[3..g a ~g a ~g a ~ 三、底层模块设计 3.1十进制加法计数器CNT10 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

四位十进制频率计

四位十进制频率计

————————————————————————————————作者：————————————————————————————————日期：

一、设计任务与要求 1.设计4位十六进制频率计，学习较复杂的数字系统设计方法； 2.深入学习数字系统设计的方法与步骤； 3.用元件例化语句写出频率计的顶层文件； 4.用VHDL硬件描述语言进行模块电路的设计； 5.设计硬件要求：PC机，操作系统为Windows2000/XP，本课程所用系统均为 max+plus II 5.1设计平台，GW48系列SOPC/EDA实验开发系统。 二、总体框图 2.1工作原理以及方案 原理工作说明： 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，即图（a）中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN 能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT4B的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要产生一个锁存信号LOAD，在该信号上升沿时，将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。其工作时序波形如图(a)。

八位十进制数字频率计

EDA课程设计报告书 题目：8位十进制数字频率计的设计姓名： 学号： 所属学院： 专业年级： 指导教师： 完成时间：

8位十进制数字频率计的设计 一、设计介绍 数字频率计是采用数字电路制做成的能实现对周期性变化信号频率测量的仪器。频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。通常说的，数字频率计是指电子计数式频率计。频率计主要由四个部分构成:输入电路、时基(T)电路、计数显示电路以及控制电路。在电子技术领域，频率是一个最基本的参数。数字频率计作为一种最基本的测量仪器以其测量精度高、速度快、操作简便、数字显示等特点被广泛应用。许多物理量，例如温度、压力、流量、液位、PH值、振动、位移、速度等通过传感器转换成信号频率，可用数字频率计来测量。尤其是将数字频率计与微处理器相结合，可实现测量仪器的多功能化、程控化和智能化.随着现代科技的发展，基于数字式频率计组成的各种测量仪器、控制设备、实时监测系统已应用到国际民生的各个方面。 二、设计目的 （1）熟悉Quatus 11软件的基本使用方法。 （2）熟悉EDA实验开发系统的使用方法。 （3）学习时序电路的设计、仿真和硬件设计，进一步熟悉VHDL设计技术。 三、数字频率计的基本原理 数字频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，通常情况下计算每秒待测信号的脉冲个数,此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快,但测得的频率精度就受影响。数字频率计的主要功能是测量周期信号的频率。频率是单位时间（1S）信号发生周期变化的次数。如果我们能在给定的1S时间对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔的脉冲个数，将其换算后显示出来。这就是数字频率计的基本原理。频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后的脉冲在单位时间重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许产生的门匣信号，计数器的清零信号和锁存器的锁存信号使电路正常工作，再设计一个量程自动转换使测量围更广。 四系统总体框架

基于VHDL频率计的设计

频率计 一、实验目的 1.学习并熟悉使用max+plusⅡ软件。 2.掌握各频率计各逻辑模块的功能与设计方法。 二、实验原理 频率测量基本原理是计算每秒钟内待测信号的脉冲个数。要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当TSTEN为高电平时，允许计数；为低电频时停止计数，并保持其所计的脉冲信号。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒的计数值锁存进32位锁存器REG32B中，并由周期性的清零信号并不断闪烁。所存信号之后，必需有一清零信号CLR_CNT 对计数器进行清零，为下一秒的计数做准备。测试控制信号发生器的工作时序如图。为了产生这个时序图，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK上沿到来时其值翻转。 三、实验内容和代码 —————————————cnt10—————————————— LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT (CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT INTEGER RANGE 0 TO 15; CARRY_OUT :OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS SIGNAL CQI: INTEGER RANGE 0 TO 15; BEGIN PROCESS(CLK, CLR, ENA) BEGIN IF CLR = '1' THEN CQI <= 0; ELSIF CLK'EVENT AND CLK = '1' THEN IF ENA = '1' THEN IF CQI < 9 THEN CQI <= CQI + 1; ELSE CQI <= 0;END IF; END IF; END IF; END PROCESS; PROCESS(CQI) BEGIN

用verilog HDL设计地4位频率计

简单4位数字频率计设计 一、设计要求 （1）、利用Verilog HDL语言行为描述方法，设计一个简单的4位数字频率计；（2）、要求输入标准时钟信号频率为1MHz，系统可计数频率围为1Hz~9999Hz；（3）、系统具有复位信号，且当计数频率发生溢出时能够给出指示信号，计数的频率通过4个共阴数码管进行显示（动态扫描显示）。 二、系统结构框图 4位数字频率计系统结构框图 根据设计要求，输入系统的标准时钟信号要先经过分频后得到一个周期为2s占空比50%的信号，用来对输入信号采样，得到采样信号GATED_CLK；为了能够控制计数模块对采样的信号进行正常计数及保存计数后的频率，这要求，要在计数器刚好完成计数后立即将数据输出给显示部分进行显示，并且要为下次计数做好准备，因此数据信号处理部分还要有产生控制计数器的两个信号LOAD和COUNTER_CLR，LOAD信号控制计数完成后的数据及时输出给显示，COUNTER_CLR信号控制计数器清零；计数模块就是完成对采样信号的计数，并当计数发生溢出时产生溢出信号FLOW_UP；显示控制模块要完成将计数模块输入的信号进行译码显示。

三、信号描述 测试信号采样原理： Gated signal Signal for test To display Signal for test GATED_CLK 、LOAD 、COUNTER_CLR 信号的关系： COUNTER_CLR GATED_CLK LOAD 程序中用到的信号变量：

四、Verilog程序 各子模块verilog程序： （1）信号处理模块_verilog： module FREQUENCY_COUNTROL_BLOCK(GATED_CLK,LOAD,COUNTER_CLR,CLK_IN,SIGNAL _TEST,RESET); output GATED_CLK; output LOAD; output COUNTER_CLR; input CLK_IN; input SIGNAL_TEST; input RESET; reg LOAD; reg COUNTER_CLR; reg DIVIDE_CLK; reg[19:0]; reg A1,A2; //信号分频：由CLK_IN得到分频后的信号DIVIDE_CLK(0.5Hz) always (posedge CLK_IN) begin

基于VHDL的一种数字频率计设计

基于VHDL的一种数字频率计设计 摘要 在电子测量技术中，频率是最基本的参数之一，它与许多电参量和非电量的测量都有着十分密切的关系。通过使用等精度测量方法改善了这些问题。对于等精度测量的频率计，测量频率的相对误差与被测信号频率的大小无关，只与闸门时间和标准信号频率有关，即实现等精度测量。利用VHDL语言进行数字频率计的设计能够使设计结构清晰、层次清楚，减少了由电子器件之间引起的相互干扰。本文介绍了基于Altera公司的集成开发环境QuartusII，使用VHDL设计等精度的频率计，采用这样的设计可以简化硬件的开发和制造过程，而且使硬件体积大大减小，并提高了系统的可靠性。 关键词频率；等精度；VHDL；数字频率计

A VHDL-BASED DIGITAL FREQUENCY METER DESIGN ABSTRACT In electronic measurement technology, the frequency is one of most basic parameters.It all has a very close relationship with parameters and non-electric power measurements.Through the use of precision measurement that can improve these issues. For the frequency meter which uses the precision measurement,the relative error of the measurement frequency has nothing to do with the size of the measured signaling frequency, and only related with gate time and standard signaling https://www.wendangku.net/doc/b118860060.html,ly Namely the realization of precision measurement. Designing the digital frequency meter using the VHDL language that can cause the design structure clearly, the level to be clear,and reduce the mutual disturbance which caused by the electronic device between. This article introduces a basic method to design a precision frequency meter with VHDL in QuartusII IDE of Altera https://www.wendangku.net/doc/b118860060.html,ing such design that can simplify the development of the hardware and the manufacture process, moreover can reduce the hardware volume greatly, and improve the reliability of the system. KEY WORDS frequency；precision；VHDL；digital frequency meter

八位十进制数字频率计的设计

2012~2013学年第二学期 《数字系统设计》 课程设计报告 题目：数字频率计的设计 班级：10电子信息（1） 姓名：鲍学贵李闯王群卢军 张力付世敏凌玲尹凡指导教师：周珍艮 电气工程系 2013年6月

《数字系统设计》任务书

摘要 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波、方波或其它周期性变化的信号。数字频率计广泛应用于科研机构、学校、实验室、企业生产车间等场所。研究数字频率计的设计和开发，有助于频率计功能的不断完善、性价比的提高和实用性的加强。 本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。该频率计采用 硬件描述语言编程，以为开发环境，极大地减少了硬件资源的占用。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期。所设计的语言通过仿真能够较好的测出所给频率并且满足数字频率计的自动清零和自 动测试的功能要求，具有理论与实践意义。 关键词：;数字频率计; ;

目录 第一章绪论 (1) 1.1 设计背景 (1) 1.2 设计意义 (1) 1.3 本文的主要工作 (2) 第二章数字频率计的系统分析 (3) 2.1 8位十进制数字频率计系统设计的原理 (3) 2.1.1 数字频率计的基本原理 (3) 2.1.2 系统总体框架图 (3) 2.2 8位十进制数字频率计设计任务与要求 (4) 2.3 目标芯片10K (4) 第三章各功能模块基于的设计与仿真 (6) 3.1 8位十进制数字频率计的电路逻辑图 (6) 3.2 测频控制信号发生器的功能模块及仿真 (6) 3.3系统时钟分频的功能模块及仿真 (8) 3.4 32位锁存器的功能模块及仿真 (9) 3.4.1 锁存器 (9) 3.4.2 锁存器的功能模块及仿真 (9) 3.5 数码管扫描的功能模块及仿真 (10) 3.6 数码管译码显示的功能模块及仿真 (12) 3.7 十进制计数器的功能模块及仿真 (14) 3.7.1 计数器 (14) 3.7.2 十进制计数器的功能模块及仿真 (14) 3.8 8位十进制数字频率计的仿真 (16) 第四章结束语 (23) 参考文献 (24) 答辩记录及评分表 (25)

简述基于QuartusⅡ设计的频率计

重庆师范大学 期末考核提交材料 课程名称： EDA原理及应用 院系：物理与电子工程学院 时间： 2012—2013学年度第2学期 专业：电子信息科学与技术（职教师资）年级： 2011级 培养层次：本科 学生姓名： 学号： 成绩：

基于QuartusⅡ设计的频率计 摘要：计数器在数字电路中有着广泛的应用，现提出一种计数器设计穿插在电 子电路设计的教学方法，使学生能够快速地根据现有的数字电路知识转化到EDA 的应用。 关键词频率计；电子设计自动化；Verilog 0 引言：随着EDA技术的发展和应用领域的扩大，EDA技术在电子信息、通信、 自动控制及计算机应用等领域的重要性日益突出。同时，随着技术市场对EDA技术需求的不断提高，产品的市场效率和技术要求也必然会反映到数学和科研领域中来。以最近的十届全国大学生电子设计竞赛为例，涉及EDA技术的赛题从未缺席过。对诸如斯坦福大学、麻省理工学院等美国一些著名院校的电子与计算机实验室建设情况的调研表明，其EDA技术的教学与实践的内容也十分密集；在其本科和研究生教学中有两个明显的特点：其一，各专业中EDA教学实验课程的普及率和渗透率极高；其二，几乎所有实验项目都部分或全部地融入了EDA技术，其中包括数字电路、计算机组成与设计、计算机接口技术、数字通信技术、嵌入式系统、DSP等实验内容，并且更多地注重创新性实验。这显然是科技发展和市场需求双重影响下自然产生的结果。 1．QuartusⅡ简介：QuartusⅡ是Altera提供的FPGA/CPLD开发集成环境， Altera是世界最大的可编程逻辑器件供应商之一。QuartusⅡ在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX+plusⅡ的更新换代产品，其界面友好，使用便捷。 2.计数器设计 这里首先设计测频用的、含时钟使能控制的2位十进制计数器。 2.1：设计电路原理图。频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。为此这里用一个双十进制计数器74390和其他一些辅助元件来完成。首先建立图像编辑环境，再在原理图编辑窗口分别键入74390、AND4、AND2、NOT、INPUT和OUTPUT元件名，调出这些元件，并按照图1链接好电路原理图。图中，74390连成两个独立的十进制计数器，待测频率信号clk通过一个与门进入74390的计数器“1”端的时钟输入端1CLKA。与门的另一端由计数使能信号enb 控制：当enb=1时允许计数；enb=0时禁止计数。计数器1的4 位输出去q[3]、q[2]、q[1]和q[0]并成总线表达方式，即q[ 3..0]（注意原理图中的总线表示方法，如Q[3..0],与VHDL不同），由图1左下角的OUTPUT输出端口向外输出计数值。同时由一个4输入与门和两个反相器构成进位信号，进位信号进入第二个计数器的时钟输入端2CLKA。第二个计数器的4位计数输出是q[7]、q[6]、q[5]、q[4],总线输出信号是q[7..4]。这两个计数器的总的进位信号，可由一个6输入与门和两个反相器产生，由cout输出。Clr是计数器的清零信号。

eda 4位十进制频率计

学号：XXXXXX XX 大学 EDA 技术 课程设计报告 题目： 4位十进制频率计设计 学生：XXX 学院（系）：信息科学与工程学院专业班级：电子XXX 指导教师：XXXX

EDA课程设计任务书一、设计题目4位十进制频率计设计

常州大学EDA技术课程设计报告 二、设计背景 在1秒钟的时间间隔内对输入时钟信号的时钟上升沿进行计数，计数1秒钟该时钟有多少个时钟周期，即得到时钟频率。设计一4位加法十进制计数器进行计数，有一4位计数值输出端，计数到10则有1位计数溢出，输出至溢出端。该溢出端可连至另一4位加法十进制计数器的输入端进行计数，以此类推，由4个加法计数器级联，它们的计数值组成了频率计4位计数值，经锁存器连至数码管显示。 三、设计内容及要求 设计内容： 设计一4位十进制频率计，对输入信号的频率进行测量，将测量频率值经由数码管显示。 （1）设计含异步清零和同步时钟使能的4位10进制加法计数器，有一输入端CLK，清零复位端RST，使能端ENA，4位加法计数输出端OUTY和1位溢出端COUT。 （2）为了数据显示稳定，不会因周期性清零而闪烁，设计一4位锁存器，对输出数据锁存。（3）设计一测频控制器，产生1s的计数允许信号，1S结束后产生计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清零信号。1HZ测频控制信号作为其输入。 要求： 1）根据系统设计要求，采用自顶向下的方法，划分系统主要模块，画出整体设计原理框图。 2）根据工作原理、用硬件描述语言对设计内容实现，列出设计程序清单，给出仿真波形图和调试中存在问题及解决方法。 3）设计内容下载至目标芯片，在EDA的GW48型实验箱进行功能验证。 4）谈谈该课题的课程设计中遇到的问题，获得哪些技能和体会，以及建设性意见。 四、设计步骤和安排： （1）题目安排；图书馆查相关资料； （2）设计原理研究，总体设计； （3）各主要模块的VHDL设计。各模块的设计仿真分析。 (4) 完成系统顶层文件设计，系统总体功能的仿真分析。 (5) 将设计内容进行硬件配置，在GW48实验箱上进行调试。 (6) 撰写课程设计报告、答辩并提交报告。

基于Verilog的数字频率计的设计(包含代码及仿真).doc

一、实验名称 数字频率计的设计 二、实验地点 211楼303 三、实验目的和任务 (1)了解数字电路设计的基本特点 (2)了解数字频率计电路的基本原理 (3)基本掌握ISE软件的使用（设计输入、仿真、实现） (4)了解可编程逻辑器件（FPGA ）的一般情况 (5)基本掌握HDL的使用 四、实验内容 (1)设计出符合设计要求的解决方案 (2)设计出单元电路 (3)利用EDA 软件对各单元电路及整体电路进行仿真 (4)利用EDA 软件在ELB电子课程设计实验板实现设计 (5)观察实验结果 五、项目需用仪器设备名称以及所需主要元器件 PC机、EDA教学实验系统一台,带有（SPARTAN -3A XC3S200A芯片,LED管 , 七段数码管等）的实验板一块 , 跳线、下载电缆一根,函数发生器。 六、实验任务与要求 频率测量范围为10Hz～10MHz,用6只数码管以kHz为单位显示测量结果；有三个带锁按键开关(任何时候都只会有一个被按下)用来选择1S、0.1S 和0.01S三个闸门时间中的一个；有一个按钮开关用来使频率计复位；有两只LED,一只用来显示闸门的开与闭,另一只当计数器溢出时做溢出指示。数字频率计的相关技术指标如下： 1、位数:测量频率通过LED数码管为六位十进制数显示。 2、测试频率范围为：10HZ-10MHZ。 3、计数器溢出时要有溢出标志over。 4、需要有闸门标志gate。 5、显示工作方式：a、用BCD七段共阳极数码管显示读数,只有在读数不发生跳变时才是正确的结果。b、采用记忆显示方法,即在一次测试结束时,显示测试结果,此显示值一直保留到下次测量显示数到来,才将上次显示更新。用第二次测试结果,更新显示值。 6、要求被测输入信号应是符合数字电路要求的脉冲波。 七、verilog设计环境介绍 Verilog Verilog HDL是目前应用最为广泛的硬件描述语言．Verilog HDL可以用来进行各种层次的逻辑设计,也可以进数字系统的逻辑综合,仿真验证和时序分析等。Verilog HDL适合算法级,寄存器级,逻辑级,开关级、系统级和版图级等各个层次的设计和描述． verilogHDL进行设计最大的优点是其工艺无关性．这使得工程师在效用设计,逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节,只需根据系统设计的要求施加不同的约束条件,即可设计出实际电路． verilogHDL是一种硬件描述语言(hardware description language),为了制作数字电路而用来描述ASICS和FPGA的设计之用。 verilogHDL 的设计者想要以 C 编程语言为基础设计一种语言,可以使工程师比较容易学习。 Verilog 是由en:Gateway Design Automation公司于大约1984年开始发展。Gateway Design Automation公司后来被Cadence Design Systems于1990年所购并。现在Cadence 对于Gateway 公司的Verilog 和Verilog-XL 模拟器拥有全部的财产权。 选择VHDL还是verilog HDL？这是一个初学者最常见的问题。其实两种语言的差别并不大,他们的描述能力也是类似的。掌握其中一种语言以后,可以通过短期的学习,较快的学会另一种语言。选择何种语言主要还是看周围人群的使用习惯,这样可以方便日后的学习交流。当然,如果您是专用集成电路（ASIC）设计人员,则必须首先掌握verilog,因为在IC设计领域,90%以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言,两种语言可以自由选择。

四位十进制频率计(EDA)

四位十进制频率计设计报告

目录 一、题目分析 (3) 1、设计原理 (3) 二、设计方案 (3) 1、顶层实体描述 (3) 2、模块划分 (4) 3、模块描述 (4) 4、顶层电路图 (5) 三、方案实现 (5) 1、各模块仿真及描述 (5) 2、顶层电路仿真及描述 (6) 四、硬件测试及说明 (7) 五、结论 (7) 六、课程总结 (7) 七、附录（源程序，加中文注释） (8) 1、频率计顶层文件 (8) 2、测频控制电路 (9) 3、16位锁存器 (9) 4、16位计数器 (10) 5、十进制加法计数器 (10)

一、题目分析 1、设计原理 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1S的输入信号脉冲计数允许的信号；1S计数结束后，计数值被锁入锁存器，计数器清零，为下一测评计数周期做好准备。测频控制信号可以由一个独立的发生器来产生。 2、设计要求： FTCTRL的计数使能信号CNT_EN能产生一个1S脉宽的周期信号，并对频率计中的16位计数器couter16D的ENABL使能端进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上升沿将计数器在前一秒钟的计数值锁进锁存器REG16D中，并由外部的十进制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必须有一清零信号RST_CNT对计数器进行清零，为下一秒的技术操作做准备。3、实现功能 当输入一个待测频率时，在测频信号的控制下，可以通过外部的7段译码器显示出其频率值。 二、设计方案 1、顶层实体描述 图1：四位十进制频率计顶层实体 图2：测频控制电路实体图3: 16位计数器实体图4: 16位锁存器实体