8位二进制全加器设计实验报告

EDA技术

8位二进制全加器设计实验报告

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时间：2013-12-06

目录

方法一：自己写程序 (2)

一、设计原理 (2)

二、实验程序 (3)

程序1：半加器描述 (3)

程序2：一位二进制全加器设计顶层描述 (3)

程序3：D触发器描述 (4)

程序4：8位二进制加法器顶层描述 (4)

三、编译及仿真结果 (9)

方法二：使用LPM创立元件 (10)

一、打开MegaWizard Plug-In Manager (10)

二、按照提示，一步步完成全加器/全减器的创建 (10)

三、创建成功，生成CMP文件 (10)

四、调用CMP文件，例化元件，生成可以使用的元件。 (10)

实验总结： (12)

摘要

我在本实验中用顶层设计思想，用半加器、全加器、D触发器例化出八位全加器，完成了八路加法器、寄存器/锁存器的设计，上升沿触发，使用了6个数码管，分别用于显示输入A，输入B和输出，输出结果也用红灯进行了显示，溢出用绿灯表示。输入A用0~7号开关完成，输入B用10~17号开关完成，进位C 用8号开关完成。

实验要求

完成八路全加器的设计，十六进制输出，上升沿触发，低电平复位，输入输出用数码管显示，用红灯显示输出，绿灯显示溢出。

方法一：自己写程序

一、设计原理

先写一个半加器，然后用两个半加器例化出一个全加器，再用八个全加器例化出一个八位全加器。原理如图。

关于上升沿触发，使用D触发器和八位全加器进行例化，D触发器接同一个时钟。最终完成上升沿触发的八位全加器的设计。

二、实验程序

程序1：半加器描述

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY h_adder IS

PORT (A, B : IN STD_LOGIC;

CO, SO : OUT STD_LOGIC );

END ENTITY h_adder;

ARCHITECTURE FH1 OF h_adder IS

BEGIN

SO <= NOT (A XOR (NOT B));

CO <= A AND B;

END ARCHITECTURE FH1;

程序2：一位二进制全加器设计顶层描述

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY f_adder IS

PORT (AIN, BIN, CIN : IN STD_LOGIC;

COUT, SUM : OUT STD_LOGIC );

END ENTITY f_adder;

ARCHITECTURE FD1 OF f_adder IS

COMPONENT h_adder IS

PORT (A, B : IN STD_LOGIC;

CO, SO : OUT STD_LOGIC );

END COMPONENT;

SIGNAL D, E, F : STD_LOGIC;

BEGIN

U1 : h_adder PORT MAP(A => AIN, B => BIN, CO => D, SO => E);

U2 : h_adder PORT MAP(A => E, B => CIN, CO => F, SO => SUM);

COUT <= D OR F;

END ARCHITECTURE FD1;

程序3：D触发器描述

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY DEF1 IS

PORT (CLK : IN STD_LOGIC;

D : IN STD_LOGIC;

Q : OUT STD_LOGIC);

END;

ARCHITECTURE bhv OF DEF1 IS

SIGNAL Q1 :STD_LOGIC;

BEGIN

PROCESS (CLK)

BEGIN

IF CLK'EVENT AND CLK = '1'

THEN Q1<=D;

END IF;

Q<=Q1;

END PROCESS;

END bhv;

程序4：8位二进制加法器顶层描述

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY f_adder8 IS

PORT ( AIN, BIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

ASEGIN1,ASEGIN2, BSEGIN1,BSEGIN2 : BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0);

CIN : IN STD_LOGIC;

CLK : IN STD_LOGIC;

SUM : BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);

SEG1 : BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0);

SEG2 : BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0);

COUT : OUT STD_LOGIC );

END f_adder8;

ARCHITECTURE ONE OF f_adder8 IS

COMPONENT f_adder IS

PORT (AIN, BIN, CIN : IN STD_LOGIC;

COUT, SUM : OUT STD_LOGIC );

END COMPONENT;

COMPONENT DEF1 IS

PORT (CLK : IN STD_LOGIC;

D : IN STD_LOGIC;

Q : OUT STD_LOGIC);

END COMPONENT;

SIGNAL C,C1, C2, C3,C4,C5,C6,C7: STD_LOGIC;

SIGNAL a : STD_LOGIC_VECTOR(7 DOWNTO 0);

SIGNAL b : STD_LOGIC_VECTOR(7 DOWNTO 0);

SIGNAL s : STD_LOGIC_VECTOR(7 DOWNTO 0);

SIGNAL ss : STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL sss : STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

U1 : f_adder PORT MAP(AIN => a(0), BIN => b(0), CIN => CIN, SUM => s(0),COUT => C1);

U2 : f_adder PORT MAP(AIN => a(1), BIN => b(1), CIN => C1, SUM => s(1),COUT => C2);

U3 : f_adder PORT MAP(AIN => a(2), BIN => b(2), CIN => C2, SUM => s(2),COUT => C3);

U4 : f_adder PORT MAP(AIN => a(3), BIN => b(3), CIN => C3, SUM => s(3),COUT => C4);

U5 : f_adder PORT MAP(AIN => a(4), BIN => b(4), CIN => C4, SUM => s(4),COUT => C5);

U6 : f_adder PORT MAP(AIN => a(5), BIN => b(5), CIN => C5, SUM => s(5),COUT => C6);

U7 : f_adder PORT MAP(AIN => a(6), BIN => b(6), CIN => C6, SUM => s(6),COUT => C7);

U8 : f_adder PORT MAP(AIN => a(7), BIN => b(7), CIN => C7, SUM => s(7),COUT => C);

U9 : DEF1 PORT MAP(Q=>a(0),D=>AIN(0),CLK=>CLK);

U10 : DEF1 PORT MAP(Q=>a(1),D=>AIN(1),CLK=>CLK);

U11 : DEF1 PORT MAP(Q=>a(2),D=>AIN(2),CLK=>CLK);

U12 : DEF1 PORT MAP(Q=>a(3),D=>AIN(3),CLK=>CLK);

U13 : DEF1 PORT MAP(Q=>a(4),D=>AIN(4),CLK=>CLK);

U14 : DEF1 PORT MAP(Q=>a(5),D=>AIN(5),CLK=>CLK);

U15 : DEF1 PORT MAP(Q=>a(6),D=>AIN(6),CLK=>CLK);

U16 : DEF1 PORT MAP(Q=>a(7),D=>AIN(7),CLK=>CLK);

U17 : DEF1 PORT MAP(Q=>b(0),D=>BIN(0),CLK=>CLK); U18 : DEF1 PORT MAP(Q=>b(1),D=>BIN(1),CLK=>CLK); U19 : DEF1 PORT MAP(Q=>b(2),D=>BIN(2),CLK=>CLK); U20 : DEF1 PORT MAP(Q=>b(3),D=>BIN(3),CLK=>CLK); U21 : DEF1 PORT MAP(Q=>b(4),D=>BIN(4),CLK=>CLK); U22 : DEF1 PORT MAP(Q=>b(5),D=>BIN(5),CLK=>CLK); U23 : DEF1 PORT MAP(Q=>b(6),D=>BIN(6),CLK=>CLK); U24 : DEF1 PORT MAP(Q=>b(7),D=>BIN(7),CLK=>CLK);

U25 : DEF1 PORT MAP(Q=>SUM(0),D=>s(0),CLK=>CLK); U26 : DEF1 PORT MAP(Q=>SUM(1),D=>s(1),CLK=>CLK); U27 : DEF1 PORT MAP(Q=>SUM(2),D=>s(2),CLK=>CLK); U28 : DEF1 PORT MAP(Q=>SUM(3),D=>s(3),CLK=>CLK); U29 : DEF1 PORT MAP(Q=>SUM(4),D=>s(4),CLK=>CLK); U30 : DEF1 PORT MAP(Q=>SUM(5),D=>s(5),CLK=>CLK); U31 : DEF1 PORT MAP(Q=>SUM(6),D=>s(6),CLK=>CLK); U32 : DEF1 PORT MAP(Q=>SUM(7),D=>s(7),CLK=>CLK);

U33 : DEF1 PORT MAP(Q=>COUT,D=>C,CLK=>CLK);

PROCESS(CLK,AIN,BIN)

VARIABLE sSeg1 : STD_LOGIC_VECTOR(7 DOWNTO 0);

VARIABLE sSeg2 : STD_LOGIC_VECTOR(7 DOWNTO 0);

BEGIN

ss(3 DOWNTO 0)<=SUM(3 DOWNTO 0);

sss(3 DOWNTO 0)<=SUM(7 DOWNTO 4);

sSeg1(7 DOWNTO 0):= AIN(7 DOWNTO 0);

sSeg2(7 DOWNTO 0):= BIN(7 DOWNTO 0);

CASE ss IS

WHEN "0000" => SEG1 <= "1000000";--0

WHEN "0001" => SEG1 <= "1111001";

WHEN "0010" => SEG1 <="0100100";

WHEN "0011" => SEG1 <="0110000";

WHEN "0100" => SEG1 <="0011001";

WHEN "0101" => SEG1 <="0010010";

WHEN "0110" => SEG1 <="0000010";

WHEN "0111" => SEG1 <="1111000";

WHEN "1000" => SEG1 <="0000000";

WHEN "1001" => SEG1 <="0011000"; --9

WHEN "1010" => SEG1 <="0001000";

WHEN "1011" => SEG1 <="0000011";

WHEN "1100" => SEG1 <="1001110";

WHEN "1101" => SEG1 <="0100001";

WHEN "1110" => SEG1 <="0000110";

WHEN "1111" => SEG1 <="0001110";

WHEN OTHERS =>NULL;

END CASE;

CASE sss IS

WHEN "0000" => SEG2 <= "1000000";--0

WHEN "0001" => SEG2 <= "1111001";

WHEN "0010" => SEG2 <="0100100";

WHEN "0011" => SEG2 <="0110000";

WHEN "0100" => SEG2 <="0011001";

WHEN "0101" => SEG2 <="0010010";

WHEN "0110" => SEG2 <="0000010";

WHEN "0111" => SEG2 <="1111000";

WHEN "1000" => SEG2 <="0000000";

WHEN "1001" => SEG2 <="0011000"; --9

WHEN "1010" => SEG2 <="0001000";

WHEN "1011" => SEG2 <="0000011";

WHEN "1100" => SEG2 <="1001010";

WHEN "1101" => SEG2 <="0100001";

WHEN "1110" => SEG2 <="0000110";

WHEN "1111" => SEG2 <="0001110";

WHEN OTHERS =>NULL;

END CASE;

CASE sSeg1(3 DOWNTO 0) IS

WHEN "0000" => ASEGIN1 <= "1000000";--0 WHEN "0001" => ASEGIN1 <= "1111001";

WHEN "0010" => ASEGIN1 <="0100100";

WHEN "0011" => ASEGIN1 <="0110000";

WHEN "0100" => ASEGIN1 <="0011001";

WHEN "0101" => ASEGIN1 <="0010010";

WHEN "0110" => ASEGIN1 <="0000010";

WHEN "0111" => ASEGIN1<="1111000";

WHEN "1000" => ASEGIN1 <="0000000";

WHEN "1001" => ASEGIN1 <="0011000"; --9 WHEN "1010" => ASEGIN1 <="0001000";

WHEN "1011" => ASEGIN1 <="0000011";

WHEN "1100" => ASEGIN1 <="1001010";

WHEN "1101" => ASEGIN1 <="0100001";

WHEN "1110" => ASEGIN1 <="0000110";

WHEN "1111" => ASEGIN1 <="0001110";

WHEN OTHERS =>NULL;

END CASE;

CASE sSeg1(7 DOWNTO 4) IS

WHEN "0000" => ASEGIN2 <= "1000000";--0 WHEN "0001" => ASEGIN2 <= "1111001";

WHEN "0010" => ASEGIN2 <="0100100";

WHEN "0011" => ASEGIN2 <="0110000";

WHEN "0100" => ASEGIN2 <="0011001";

WHEN "0101" => ASEGIN2 <="0010010";

WHEN "0110" => ASEGIN2 <="0000010";

WHEN "0111" => ASEGIN2<="1111000";

WHEN "1000" => ASEGIN2 <="0000000";

WHEN "1001" => ASEGIN2 <="0011000"; --9 WHEN "1010" => ASEGIN2 <="0001000";

WHEN "1011" => ASEGIN2 <="0000011";

WHEN "1100" => ASEGIN2 <="1001010";

WHEN "1101" => ASEGIN2 <="0100001";

WHEN "1110" => ASEGIN2 <="0000110";

WHEN "1111" => ASEGIN2 <="0001110";

WHEN OTHERS =>NULL;

END CASE;

CASE sSeg2(3 DOWNTO 0) IS

WHEN "0000" => BSEGIN1 <= "1000000";--0 WHEN "0001" => BSEGIN1 <= "1111001";

WHEN "0010" => BSEGIN1 <="0100100";

WHEN "0011" => BSEGIN1 <="0110000";

WHEN "0100" => BSEGIN1 <="0011001";

WHEN "0101" => BSEGIN1 <="0010010";

WHEN "0110" => BSEGIN1 <="0000010";

WHEN "0111" => BSEGIN1<="1111000";

WHEN "1000" => BSEGIN1 <="0000000";

WHEN "1001" => BSEGIN1 <="0011000"; --9 WHEN "1010" => BSEGIN1 <="0001000";

WHEN "1011" => BSEGIN1 <="0000011";

WHEN "1100" => BSEGIN1 <="1001010";

WHEN "1101" => BSEGIN1 <="0100001";

WHEN "1110" => BSEGIN1 <="0000110";

WHEN "1111" => BSEGIN1 <="0001110";

WHEN OTHERS =>NULL;

END CASE;

CASE sSeg2(7 DOWNTO 4) IS

WHEN "0000" => BSEGIN2 <= "1000000";--0 WHEN "0001" => BSEGIN2 <= "1111001";

WHEN "0010" => BSEGIN2 <="0100100";

WHEN "0011" => BSEGIN2 <="0110000";

WHEN "0100" => BSEGIN2 <="0011001";

WHEN "0101" => BSEGIN2 <="0010010";

WHEN "0110" => BSEGIN2 <="0000010";

WHEN "0111" => BSEGIN2<="1111000";

WHEN "1000" => BSEGIN2 <="0000000";

WHEN "1001" => BSEGIN2 <="0011000"; --9

WHEN "1010" => BSEGIN2 <="0001000";

WHEN "1011" => BSEGIN2 <="0000011";

WHEN "1100" => BSEGIN2 <="1001110";

WHEN "1101" => BSEGIN2 <="0100001";

WHEN "1110" => BSEGIN2 <="0000110";

WHEN "1111" => BSEGIN2 <="0001110";

WHEN OTHERS =>NULL;

END CASE;

END PROCESS;

--U1 : f_adder PORT MAP(AIN => AIN(0), BIN => BIN(0), CIN => CIN, SUM => SUM(0), COUT => C1);

--U2 : f_adder PORT MAP(AIN => AI N(1), BIN => BIN(1), CIN => C1, SUM => SUM(1), COUT => C2);

--U3 : f_adder PORT MAP(AIN => AIN(2), BIN => BIN(2), CIN => C2, SUM => SUM(2), COUT => C3);

--U4 : f_adder PORT MAP(AIN => AIN(3), BIN => BIN(3), CIN => C3, SUM => SUM(3), COUT => C4);

--U5 : f_adder PORT MAP(AIN => AIN(4), BIN => BIN(4), CIN => C4, SUM => SUM(4), COUT => C5);

--U6 : f_adder PORT MAP(AIN => AIN(5), BIN => BIN(5), CIN => C5, SUM => SUM(5), COUT => C6);

--U7 : f_adder PORT MAP(AIN => AIN(6), BIN => BIN(6), CIN => C6, SUM => SUM(6), COUT => C7);

--U8 : f_adder PORT MAP(AIN => AIN(7), BIN => BIN(7), CIN => C7, SUM => SUM(7), COUT => COUT);

END ONE;

三、编译及仿真结果

程序波形仿真图

时间分析

一、打开MegaWizard Plug-In Manager

二、按照提示，一步步完成全加器/全减器的创建

三、创建成功，生成CMP文件

四、调用CMP文件，例化元件，生成可以使用的元件。

元件例化程序如下：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY lpm_fadder1 IS

PORT(ADD_SUB,CIN,CLK: IN std_logic;

AIN,BIN: IN std_logic_vector(7 DOWNTO 0);

SUM : OUT std_logic_vector(7 DOWNTO 0);

OVERFLOW,COUT : OUT std_logic

);

END ENTITY lpm_fadder1;

ARCHITECTURE add_sub OF lpm_fadder1 IS

component lpm_fadder8

PORT

(

add_sub : IN STD_LOGIC ;

cin : IN STD_LOGIC ;

clock : IN STD_LOGIC ;

dataa : IN STD_LOGIC_VECTOR (7 DOWNTO 0);

datab : IN STD_LOGIC_VECTOR (7 DOWNTO 0);

cout : OUT STD_LOGIC ;

overflow : OUT STD_LOGIC ;

result : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)

);

end component;

BEGIN

U1: lpm_fadder8 PORT MAP(add_sub=>ADD_SUB,cin=>CIN,clock=>CLK,dataa=>AIN,datab=>BIN,cout=> COUT,overflow=>OVERFLOW,result=>SUM);

END ARCHITECTURE add_sub;

最后生成的加法器如图：

时间分析

实验总结：

本次试验让我熟悉了VHDL语句的综合运用，提高了我的逻辑思维能力。虽然写了三个晚上，但十六进制转十进制输出显示依然未能完成。此次我的程序非常长，分析其原因，是元件的底层例化没有写好，应该把D触发器首先例化到一位全加器上，然后用一位全加器例化八位全加器。这样就可节省近二十行代码。经过时间分析发现，自己写的代码用时12.5ns，使用元件向导用时18ns，所以自己写的代码运行起来比较省时！

实验一 八位全加器的设计

电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表

实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。

2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：

8位全加器的设计

课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日

课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日

一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3

四位二进制加法器课程设计

课题名称与技术要求 课题名称： 四位二进制加法器设计 技术要求： 1)四位二进制加数与被加数输入 2)二位数码管显示 摘要 本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位 C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。 本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。 总体论证方案与选择 设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和

个位。综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。 加法器选择 全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。 1)串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 优点：电路比较简单。 最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。 2)超前进位加法器 为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。 优点：与串行进位加法器相比，（特别是位数比较大的时候）超前进位加法器的延迟时间大大缩短了。 缺点：电路比较复杂。 综上所述，由于此处位数为4（比较小），出于简单起见，这里选择串行进位加法器。 译码器Ⅱ选择 译码是编码的逆过程，将输入的每个二进制代码赋予的含意“翻译”过来，给出相应的输出信号。译码器是使用比较广泛的器材之一，主要分为：变量译码器和码制译码器，其中二进制译码器、二-十进制译码器和显示译码器三种最典型，使用十分广泛。显示译码器又分为七段译码器和八段

8位串行二进制全加器

只用一位二进制全加器为基本元件和一些辅助的时序电路，设计一个8位串行二进制全加器。 Vhdl代码如下： 顶层文件如下： library ieee; use ieee.std_logic_1164.all; entity f8_adder is port(a,b:in std_logic_vector(7 downto 0); c0:in std_logic; s:out std_logic_vector(7 downto 0); c1:out std_logic); end f8_adder; architecture bhv of f8_adder is signal cout:std_logic_vector(7 downto 1); component f_adder is port(ain,bin,cin:in std_logic; cout,sum:out std_logic); end component; begin u1: f_adder port map(ain=>a(0),bin=>b(0),cin=>c0,sum=>s(0),cout=>cout(1)); u2: f_adder port map(ain=>a(1),bin=>b(1),cin=>cout(1),sum=>s(1),cout=>cout(2)); u3: f_adder port map(ain=>a(2),bin=>b(2),cin=>cout(2),sum=>s(2),cout=>cout(3)); u4: f_adder port map(ain=>a(3),bin=>b(3),cin=>cout(3),sum=>s(3),cout=>cout(4)); u5: f_adder port map(ain=>a(4),bin=>b(4),cin=>cout(4),sum=>s(4),cout=>cout(5)); u6: f_adder port map(ain=>a(5),bin=>b(5),cin=>cout(5),sum=>s(5),cout=>cout(6)); u7: f_adder port map(ain=>a(6),bin=>b(6),cin=>cout(6),sum=>s(6),cout=>cout(7)); u8: f_adder port map(ain=>a(7),bin=>b(7),cin=>cout(7),sum=>s(7),cout=>c1); end bhv; 全加器描述： library ieee; use ieee.std_logic_1164.all; entity f_adder is port(ain,bin,cin:in std_logic; cout,sum:out std_logic); end f_adder; architecture fd1 of f_adder is

用原理图输入方法设计8位全加器

实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA 软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor 为同或符合，相同为1，不同为0）来实现。先设计底层文件：半加器，再设计顶层文件全加器。 （1） 半加器的设计： 半加器表达式：进位：co=a and b 和：so=a xnor ( not b ) 半加器原理图如下： （2） 全加器的设计: 全加器原理图如下： 3．主要仪器设备（实验用的软硬件环境） 实验的硬件环境是： 微机 I113co a so b 1 0101 0110001 10 0co so b a not xnor2 and2 I113ain cout cout ain bin sum cin bin sum cin f_adder or2a f e d u3 u2 u1 b a c co so B co so B h_adder A h_adder A

EDA实验开发系统 ZY11EDA13BE 并口延长线，JTAG延长线 实验的软件环境是： MAX+plus 10.2 4．操作方法与实验步骤 ●按照4.1 节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。 ●建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、硬件测试。 5．实验内容及实验数据记录 1．设计半加器： 用原理图输入的方法输入一个半加器的逻辑图，如图所示： 然后在assign里头的device里头根据试验箱的芯片设置Decices，接着就设置输入输出荧脚的输入端和输出端，设置如表1所示： 表1.半加器引脚端口设置 引脚名称设置端口 ain input Pin=45 bin input Pin=46 co output Pin=19 so output Pin=24 然后Save，名称为h_add.gdf，再save & Compile。 结果如图所示：

8位二进制加法计算器

一：本实验设计的是一个8为二进制加法计算器，其功能就是对两个八位的二进制数执行加法运算，并可以异步清零。 二：电路可划分为三部分：半加器、全加器和复位电路。 1、半加器: 真值表 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 电路图 2全加器：由半加器和或门组成 电路图 3复位电路： 复位电路通过en控制，当en为‘1’时，执行加法运算，输出正确的值，当en为‘0’时，输输出及结果为全0. 三：实验波形仿真和VHDL 1、仿真图：

2、VHDL代码 1)半加器h_adder： library ieee; use ieee.std_logic_1164.all; entity h_adder is port (a,b :in std_logic; co,so :out std_logic); end entity h_adder; architecture fh1 of h_adder is begin so <= not(a xor (not b));co <= a and b ; end architecture fh1; 2)或门or2a： library ieee; use ieee.std_logic_1164.all; entity or2a is port (a,b :in std_logic; c: out std_logic); end entity or2a; architecture one of or2a is begin c <= a or b ; end architecture one; 3)全加器f_adder： library ieee;

8位全加器设计

基于原理图的8位全加器设计 实验目的：熟悉利用Quartus II的原理图输入方法设计简单的组合电路，掌握层次化设 计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理：一个8位全加器可以由8个1位全加器串行构成，即将低位加法器的进位输 出cout与相临的高位加法器的最低位输入信号cin相接。 试验任务：1.完成半加器和全加器的设计。 2.建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，完成编译、综合、适配、仿真和硬件测试。 实验步骤： 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus II，选择file—>new命令，在弹出的窗口中选择block diagram/schematic file 选项，单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择inset—>symbol命令，将弹出元件输入对话框。 （3）单击“…”按钮，找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项（假设软件安装在D盘），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口中的ok按钮，即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件和引脚后，连接好电路，再输入各引脚名。 （4）选择file—>save as命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图取名为h_adder.bdf，并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成可调用的元件。在打开半加器原理图文件的情况下，选择file—>create/update—>create symbol file for current file命令，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待高层次设计中调用。4.设计全加器顶层文件 打开一个原理图编辑窗口，方法同前。在新打开的原理图窗口中双击，在弹出的窗口中选择project选项，选择h_adder.bdf，并调入其他元件，连接好电路。以f_adder.bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件，方法同上。 2.调入元件，连接电路图，以8f_adder.bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder.bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析：

八位二进制加法器课程设计

长安大学电子技术课程设计 课题名称______________ 班级______________ 姓名______________ 指导教师 日期______________

前言 8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。 那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。最后输出的就是一个三位十进制数，其范围在000到510之间。通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。 为实现上述目的，我们需要查阅相关资料。通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。

FPGA 8位全加器的原理图设计

3-8. 在QuartusII中用原理图输入法设计8位全加器 1、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2、实验原理：先由一个半加器构成一个全加器，8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin 相接。 3、实验内容及过程： 在D盘下建立一个新的文件夹为ADDER8。 本设计的思路是先设计1个1位半加器，因此建立新建文件夹D:/ ADDER8/h_adder；要利用1位的半加器构造1位的全加器，因此建立新建文件夹D:/ADDER8/f_adder；要利用1位的全加器构造8位的全加器，因此建立新建文件夹D:/ADDER8/adder8； (1)、用原理图输入法构造1位半加器 打开QuartusII软件，选择菜单File-New，在弹出的New对话框中选择原理图文件编辑输入项Block Diagram/Schematic File（如图4-1所示），按ok按钮后将打开原理图编辑窗口。 (2)建立一个初始原理图。在编辑窗口中的任何一个位置上右击鼠标，选择输入原件项Insert-Symbol，或者直接双击原理图编辑窗口，于是将弹出如图4-2所示原件对话框。在坐下的Name栏键入输入引脚符号input。然后单击ok按钮。即可将元件调入原理图编辑窗口。 图4-1 图4-2 （3）原理图文件存盘。选择菜单File-Save As，将此原理图文件存于刚才建立的目录D:/ ADDER8/h_adder 中，取文件名为：h_adder.bdf。然后将h_adder.bdf设定为工程，创建工程。 （4）绘制半加器原理图。在工程管理窗口，双击工程名，再次进入原理图编辑窗。双击原理图任何位置，再次弹出4-2的对话框。分别在Name栏键入原件名and2、not、xnor和输出引脚output，并用单击拖动的方法连接电路。然后分别在input和output引脚的PIN NAME上双击使其变为黑色，再用键盘输入各引脚名：a、b、co和so。最后作为本工程的顶层原理设计图如4-3。 图4-3 （5）仿真测试半加器。全程编译后，对此半加器工程进行方针测试，仿真波形如下图所示4-4。

8位全加器实验报告

实验1 原理图输入设计8位全加器 一、实验目的： 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、原理说明： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 四、实验环境： 计算机、QuartusII软件。 五、实验流程： 实验流程： 根据半加器工作原 理，建立电路并仿 真，并将元件封装。 ↓ 利用半加器构成一位 全加器，建立电路并 仿真，并将元件封 装。 ↓ 利用全加器构成8位全 加器，并完成编译、综 合、适配、仿真。 图1.1 实验流程图

六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图： 图1.2 半加器原理图（2）综合报告： 图1.3 综合报告: （3）功能仿真波形图4： 图1.4 功能仿真波形图

时序仿真波形图： 图1.5 时序仿真波形图 仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。 （4）时序仿真的延时情况： 图1.6 时序仿真的延时情况 （5）封装元件： 图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 （1）全加器原理图如图： 图2.1 全加器原理图

一位全加器的设计

课程设计任务书 学生：袁海专业班级：电子1303班 指导教师：封小钰工作单位：信息工程学院 题目: 一位全加器的设计 初始条件： 计算机、ORCAD软件，L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周 2、技术要求： （1）学习ORCAD软件，L-EDIT软件。 （2）设计一个一位全加器电路。 （3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《理工大学课程设计工作规》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规。 时间安排： 2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计容的基本理论知识。 2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。 2017.1.5 提交课程设计报告，进行答辩。

指导教师签名：年月日 系主任（或责任教师）签名：年月日 目录 摘要 .................................................................................................................................. I ABSTRACT ........................................................................................................................ I 1绪论 (1) 1.1集成电路发展现状 (1) 1.2集成电路版图工具L-edit简介 (1) 2全加器原理及一位全加器原理图设计 (1) 2.1一位全加器原理简介 (1) 2.2实现一位全加器功能的原理图设计 (1) 2.2.1一位全加器原理图 (1) 2.2.2基于ORCAD的一位全加器设计 (1) 2.2.3 一位全加器的电路图仿真 (1) 3一位全加器的版图设计 (1) 3.1确定一位全加器版图结构 (1) 3.2源漏共享缩小版图面积 (1) 3.3 版图所需基础器件绘制编辑 (1) 3.3.1 PMOS、NMOS等基础器件编辑 (1) 3.3.2 两输入与非门与异或门的绘制编辑 (1) 3.3.3源漏共享得到版图 (1) 3.4 绘制最终一位全加器版图 (1) 4心得体会 (1) 5参考文献 (1)

4位全加器实验报告.doc

四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一

EDA课程设计八位二进制全加器

EDA课程设计八位二进制全加器

EDA设计说明书 课程名称： EDA技术实用教程 设计题目：八位二进制全加器 院系：电子信息与电气工程学院学生姓名： 学号： 专业班级： 指导教师：李响 年 6 月 1

1. 设计目的 熟悉利用QuartusⅡ的原理图输入法设计简单的组合电路，掌握层次化设计的方法，并经过一个八位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2. 设计原理 2.1 一位全加器的原理 一位全加器能够用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。在本设计中，将采用原理图输入法来完成设计。 一位全加器的设计步骤： ①为本项工程设计建立文件夹； ②输入设计项目和存盘； ③将设计项目设计成可调用的元件； ④设计全加器顶层文件； ⑤将设计项日设置成工程和时序仿真。 2.2 八位全加器的原理 一个八位全加器能够由八个一位全加器构成，加法器之间的进位能够用串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的最低进位输入信号cin 相接。

3. 设计方案与仿真 3.1 一位全加器的设计与仿真 全加器的实现是以半加器的实现为基础的，因此，要设计全加器应首先设计一个一位的半加器。半加器的实现方案为： ①为此项工程建立文件夹； ②在基本元件库中，选中需要的元件，将元件（包含元件 and2、not 、xnor 和输入输出引脚input、output）调入原理图编辑窗口中； ③将己设计好的原理图文件存盘； ④将所设计的半加器设置成可调用的元件。 用原理图输入法所设计的半加器原理图如图3-1所示，利用QuartusⅡ软件平台，根据图3-1所示电路，可生成一个半加器元件符号，如图3-2所示。在半加器的基础上，为了建立全加器的顶层文件，必须再打开一个原理图编辑窗口，方法同上。其中，所选择的元件包含半加器、或门和输入输出引脚，由此可得到如图3-3所示的全加器原理图；进而可生成个全加器元件符号，如图3-4所示。 图3-1 半加器原理图图3-2 半加器元件符号

八位加法器设计实验报告

实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]),.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1]),.cout(cout1 )); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2]),.cout(cout2 )); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3]),.cout(cout3 )); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4]),.cout(cout4 )); f_adder

EDA8位二进制并行加法器

实验二：8位加法器的设计 1．实验目的 （1）学习Quartus Ⅱ/ISE Suite/ispLEVER软件的基本使用方法。 （2）学习GW48-CK或其他EDA实验开发系统的基本使用方法。 （3）了解VHDL程序的基本结构。 2.实验内容 设计并调试好一个由两个4位二进制加法器级联而成的8位二进制并行加法器，并用GW48-CK或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。3．实验要求 （1）画出系统的原理图，说明系统中各主要组成部分的功能。 （2）编写各个VHDL源程序。 （3）根据系统的功能，选好测试用例，画出测试输入信号波形或编号测试程序。 （4）根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。 （5）记录系统仿真、逻辑综合及硬件验证结果。 （6）记录实验过程中出现的问题及解决办法。 4.实验条件 （1）开发条件：Quartus Ⅱ 8.0。 （2）实验设备：GW48-CK实验开发系统。 （3）拟用芯片：EPM7128S-PL84。 5.实验设计 1）系统原理图 为了简化设计并便于显示，本加法器电路ADDER8B的设计分为两个层次，其中底层电路包括两个二进制加法器模块ADDER4B，再由这两个模块按照图2.1所示的原理图构成顶层电路ADDER8B。 ADDER4B 图2.1 ADDER4B电路原理图

A8[7..0] 图 2.1 ADDER8B电路原理图 2）VHDL程序 加法器ADDER8B的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。ADDER4B的VHDL源程序： --ADDER4B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS PORT(C4:IN STD_LOGIC; A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO4: OUT STD_LOGIC); END ENTITY ADDER4B; ARCHITECTURE ART OF ADDER4B IS SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN A5<='0'&A4; B5<='0'&B4; S5<=A5+B5+C4; S4<=S5(3 DOWNTO 0); CO4<=S5(4); END ARCHITECTURE ART; ADDER8B的VHDL源程序： --ADDER8B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER8B IS

用原理图方法设计8位全加器

实验报告一 一、实验目的 熟悉利用QuartusII的原理图输入方法设计简单电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、实验内容 1.根据工作原理，完成1位半加器和全加器的设计； 2.建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成 编译、综合、适配、仿真。 三、实验环境 计算机、QuartusII软件 四、实验步骤 1.根据半加器工作原理，建立电路并仿真，并将元件打包。 (1)电路 （2）仿真： 仿真结果分析：S为和信号，当A=1，B=0或A=0，B=1时，和信号S为1，否则为0.当A=B=1时，产生进位信号，及CO=1。 （3）打包后的文件：

2.利用半加器构成一位全加器，并打包。 （1）电路 （2）仿真 仿真结果分析：CI为来自低位的进位，S=A xor B xor CI,即：当A,B,CI中有一位为高电平‘1’或者三位同时高电平为‘1’，则S=1，否则S=0；当A,B,CI有两位或者三位同为高电平‘1’时，产生进位信号CO=‘1’。 （3）打包后的文件 3.利用全加器构成8位全加器，并完成编译、综合、适配、仿真。 （1）电路

（2）仿真 仿真结果分析：八位全加器，和S分别与A，B 对应。当来自第七位的进位信号为‘1’、A 的最高位和B的最高位三者有两个位高电平‘1’时，则产生进位信号CO=‘1’。 五、实验结果与讨论 实验的仿真结果与预计的结果一致，所以所设计的电路是正确的。不足的地方有： 1、对软件还不够熟悉，所以操作的有点慢；

2、设计电路时，由于数字电路的知识有些开始淡忘了，所以应当及时去补 缺补弱。 六、总结 思考题：为了提高加法器工作速度，如何改进以设计的进位方式？ 答：采用超前进位。串行加法器的第i位进位是由0~（i-1）决定的，而超前进位是事先得出每一位全加器的进位输出信号，而无需再从低位开始向高位逐位传递进位信号了，这就有效地提高了工作速度了。

八位二进制加法器论文

前言 本次课程设计介绍了一种基于数字电子技术的八位二进制加法器,实现了如下功能: 1、八位二进制加数与被加数输入 2、三位数码管显示 3、三位十进制加数与被加数的输入 该电路系统主要分为八位二进制加法器和三位十进制加法器两个系统：八位二进制加法器系统由二进制输入电路、二进制加法运算电路、二进制码到十进制8421BCD码的转换电路和三位数码管显示输出4个模块组成； 三位十进制加法器系统由十进制的输入电路、三位十进制8421BCD码加法运算电路、四位数码管显示输出3个模块组成。 设计过程： 首先由本小组三名同学：夏程鉴，邢晓理，王维在互联网以及图书馆查阅了相关资料与文献，并参考了清华大学出版社06年版《数字电子技术基础》等参考教材，进行了资料整理以及设计构思。随后三名组员分工设计，由邢晓理同学设计输入系统电路，王维同学设计加法系统电路，夏程鉴同学设计二进制_十进制BCD码转换系统电路和输出系统。最后将电路模块整合为一个整体电路系统，并应用Multisim软件进行了设计电路图的绘制和仿真检验。

目录 前言 (1) 摘要 (3) 关键词 (3) 设计要求 (3) 一、设计方案简介 1、方案一 (4) 2、方案二 (5) 3、方案三 (6) 二、单元电路设计与分析 1、八位二进制加数与被加数输入(邢晓理) (7) 2、八位二进制数的加法运算(王维) (8) 3、二进制数转换为十进制8421BCD码(夏程鉴) (9) 4、八位二进制加法器总体电路图 (13) 5、十进制加数与被加数输入(邢晓理) (14) 6、三位BCD码加法器(王维) (15) 7、三位十进制加法器总体电路图 (16) 元件明细表 (17) 结束语 (18) 参考文献 (19) 鸣谢 (19) 评语 (20)

EDA课程设计----八位二进制全加器

EDA设计说明书 课程名称：EDA技术实用教程 设计题目：八位二进制全加器 院系：电子信息与电气工程学院学生姓名： 学号： 专业班级： 指导教师：李响 2011 年6 月1

1. 设计目的 熟悉利用QuartusⅡ的原理图输入法设计简单的组合电路，掌握层次化设计的方法，并通过一个八位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2. 设计原理 2.1 一位全加器的原理 一位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。在本设计中，将采用原理图输入法来完成设计。 一位全加器的设计步骤： ①为本项工程设计建立文件夹； ②输入设计项目和存盘； ③将设计项目设计成可调用的元件； ④设计全加器顶层文件； ⑤将设计项日设置成工程和时序仿真。 2.2 八位全加器的原理 一个八位全加器可以由八个一位全加器构成，加法器之间的进位可以用串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的最低进位输入信号cin 相接。 3. 设计方案与仿真 3.1 一位全加器的设计与仿真 全加器的实现是以半加器的实现为基础的，因此，要设计全加器应首先设计一个一位的半加器。半加器的实现方案为： ①为此项工程建立文件夹； ②在基本元件库中，选中需要的元件，将元件（包含元件and2、not 、xnor 和输 入输出引脚input、output）调入原理图编辑窗口中；

③将己设计好的原理图文件存盘； ④将所设计的半加器设置成可调用的元件。 用原理图输入法所设计的半加器原理图如图3-1所示，利用QuartusⅡ软件平台，根据图3-1所示电路，可生成一个半加器元件符号，如图3-2所示。在半加器的基础上，为了建立全加器的顶层文件，必须再打开一个原理图编辑窗口，方法同上。其中，所选择的元件包含半加器、或门和输入输出引脚，由此可得到如图3-3所示的全加器原理图；进而可生成个全加器元件符号，如图3-4所示。 图3-1 半加器原理图图3-2 半加器元件符号 图3-3 全加器原理图图3-4 全加器元件符号按照一位全加器原理图连接电路，通过编译、仿真所得的波形图如图3-5所示： 图3-5 一位全加器时序仿真波形 根据图3-5可知，当输入信号ain 、bin 、cin 全是低电平时，输出信号sum 和cout 全是低电平；当输入信号ain 、bin 、cin 中有且只有一个为高电平时，输出信号sum 为高电平，输出信号cout 为低电平；当输入信号ain 、bin 、cin 中有两个为

8位全加器

目录 一、设计目的和要求 (1) 1.课程设计目的 (1) 2.课程设计的基本要求 (1) 3.课程设计类型 (1) 二、仪器和设备 (1) 三、设计过程 (1) 1.设计内容和要求 (1) 2.设计方法和开发步骤 (2) 3.设计思路 (2) 4.设计难点 (4) 四、设计结果与分析 (4) 1.思路问题以及测试结果失败分析 (4) 2.程序简要说明 (5) 五、心得体会 (9) 六、参考文献 (9)

一、设计目的和要求 1.课程设计目的 设计一个带进位的八位二进制加法计数器：要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器，并通过编译及时序仿真检查设计结果。 2.课程设计的基本要求 全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法，充分理解全加器的设计过程，掌握一位全加器的程序，熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。 课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。 3.课程设计类型 EDA课程设计 二、仪器和设备 PC机、MAX+plusⅡ10.2软件 三、设计过程 1.设计内容和要求 方法一： 1.原理图输入完成半加器和1位全加器的设计，并封装入库 2.层次化设计，建立顶层文件，由8个1位全加器串联构成8位全加器 3.每一层次均需进行编译、综合、适配及仿真 方法二： 1. 原理图输入完成一个四位全加器的设计 2.层次化设计，建立顶层文件，由2个4位全加器串联构成8位全加器 3.每一层次均需进行编译、综合、适配及仿真

2.设计方法和开发步骤 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。 因此这次课程设计中的8 位加法器可采用两个4位二进制并行加法器级联而成。此外我们还讨论了由八个一位全加器串联构成的八位二进制全加器。设计中前者设计为同步加法器，后者设计为异步加法器。 3.设计思路 方法一：异步八位全加器 设计流程图如下： 图 1异步八位流程图