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基于DSP的HFC反向通道噪声频谱监测系统的设计

摘要

随着CATV增值业务的需求，一种新型网络传输形式-----有线电视HFC双向传输系统迅速发展起来。随着HFC网络的大规模投资建设与改造升级，HFC网络的宽带数据业务成为了公众用户选择宽带接入的一个重点。但在HFC网络上上承载通信业务，搜先要保证反向通道的传输质量，而影响传输质量的，主要是方向通道中的噪声汇聚和侵入干扰。因为网络处在无所不在的电磁场环境中，各种冲击噪声、RF侵入噪声、有源器件基底噪声以汇聚的形式充满整个回传频谱，再好的网络也不可能屏蔽所有的噪声来源。为了让反向通道更畅通，就应该对反向通道的噪声和干扰进行抑制，并加强对反向通道的监测。

本设计主要针对HFC网反响通道中的噪声汇聚和侵入干扰设计并实现一种基于DSP 和Ethernet的实现信号频谱监测系统。利用多路的高速数字采集系统对输入的RF信号实现高动态范围和低噪声的数字转换，利用DSP的高速数据处理能力，在多个域中分析水时间变化的RF信号，并通过以太网通信系统对某个区域内的大多数量和分散的HFC 反向通道进行实时的信号频谱监测，及时发现问题和分析问题。与基于瞬态开关的噪声抑制系统组成一套新颖的 HFC 反向通道噪声监测和抑制解决方案，实时监测 HFC 反向通道的噪声，并利用噪声抑制系统控制 HFC 上行的汇聚支路数，减少上行噪声的汇聚。这里给出了系统的各个硬件电路模块具体电路的实现过程，并对硬件设计中遇到的关键问题进行了处理，完成了系统硬件实物的设计和测试。

关键词：HFC网络；反响通道；噪声汇聚；侵入干扰

1概论

1.1 HFC反向通道研究现状

有线电视 HFC 双向传输系统，是随着 CATV 增值业务的需求，单向电视传输系统面临全面改造成双向网络的现状，迅速发展起来的一种新型网络传输形式。因特网的出现，标志着网络媒体时代的到来。网络的宽带化已经成为21世纪网络技术发展的一个重要潮流。有线电视（CATV）网络拥有丰富的带宽资源，CATV以其频带宽的特点被世界各国专家公认为“信息高速公路的最后一公里”的解决方案，具有巨大的产业开发价值，如何充分利用CATV的宽带和交互资源，构筑基于CATV的Internet宽带信息网是现在的研究热点。因此，建设一个优质的双向HFC网成为我们当前的一个重要任务之一。

目前，大多数的有线电视台都是在对反向传输通道进行设计时考虑噪声的问题，通过对反向传输通道的信噪比、载噪比等相关参数的计算，保证传输到前端的信号质量。减少光节点用户，采用性能优良的器材等一系列相关的噪声抑制措施，减少汇集噪声和侵入干扰对反向通道的影响。

为了捕获和分析这些异步事件，需要频谱分析仪具有相应的触发能力，以捕获这些事件；同时具有真正的时间相关多域分析能力，以诊断这些事件，这样的频谱分析仪就是实时频谱分析仪。传统的扫频分析仪以一定步长扫描频段，通常会漏掉在当前扫描波段之外发生的重要的瞬时事件。而实时频谱分析仪能够触发射频信号，把信号无缝地捕获到内存中，利用 DSP 的高速数据处理能力，并在频域中分析信号，可靠地检测和检定随时间变化的 RF 信号。

1.2本设计任务目标

本课程设计主要根据已知参数对输入信号特征进行分析、需求分析，选择确定DSP 芯片型号、USB控制芯片型号，完成芯片硬件设计。

2 课程设计原理依据

2.1针对性解决办法

汇聚噪声是来自众多用户和所有路由的电缆侵入噪声,以及网络设备自身产生的干扰噪声,这些干扰噪声在汇聚点的总和称为汇聚噪声，是指侵入电缆网络的电磁干扰，是回传通道中普遍存在的主要干扰源之一。

减小侵入噪声危害的主要方法是：首先，要保证HFC双向网络中的设备必须满足EMC 规范的要求，即激光发送机、光接收机、放大器、分配器、RF连接器、电缆等都应该具有足够的屏蔽性能和抗扰度；其次，在施工中要十分仔细，严格控制施工质量，避免通过各种连接头感应侵入干扰信号。此外,应该选用特制全屏蔽带TV-DP式输出口的双向用户盒。利用多路的高速数字采集系统对输入的RF信号实现高动态范围和低噪声的数字转换，利用DSP的高速数据处理能力，在多个域中分析水时间变化的RF信号，并通过以太网通信系统对某个区域内的大多数量和分散的HFC反向通道进行实时的信号频谱监测

2.2设计总体思路

反向通道的噪声监测系统正是解决反向通道的噪声监测问题。根据系统的设计要求和性能指标，反向通道噪声频谱监测系统由信号调理、高速 A/D 采样、DSP 数据处理、FPGA逻辑控制、ARM 数据通信等几个主要部分组成。首先，信号调理部分对来自多路开关的一路 RF 信号进行滤波、电调衰减、一级放大、二级放大（单端信号转差分信号）和抗混叠滤波，目的在于提高信号的可靠性和数据的精度，保证 A/D 采样的动态范围；其次，选用高速 ADC 对输入的 RF 信号进行采样，A/D 技术的进步可以实现高动态范围和低噪声转换，ADC 对信号进行滤波、数字化，然后传送到 DSP 引擎上；其中，FPGA 实现系统的逻辑控制，并利用其内部的 RAM 实现 FIFO 存储功能[10][11]，构架 ADC 与 DSP 的高速数据缓存；再次，DSP 数据处理部分负责管理系统的触发、内存和分析功能，并且利用FFT 变换提取信号特征，分析信号的频谱特性；最后，DSP 处理完的数据，由 ARM 负责通过以太网传输到 PC 机上进行历史数据的保存和实时频谱的分析，并且通过 PC 机上的软件进行系统的远程控制。实时信号频谱监测系统由信号调理、A/D 采样、FPGA 控制、DSP 数据处理和 ARM 数据通信等几个主要部分组成，系统方框图如图 2.1所示。

图2.1 HFC网络反向通道噪声频谱监测系统组成方框图

3课程设计的内容

3.1 前端信号调理

信号调理部分是整个噪声监测系统的前端，接与被测信号和A/D转换之间，目的是为后续的ADC提供足够幅度的被测信号，且引入的噪声和非线性要足够低，以满足系统测量的要求。信号调理电路的技术要求如下：

输入带宽： 5～65MHz；

最高输入电平： 80 dBμV；

最高输出电平： 110 dBμV（取 ADC 的参考电压为 0.5V）；

增益： 30dB；

非线性失真：≤－60 dB；

完成单端信号转差分信号。

为了实现较高信噪比 ADC 的采样性能，提高信号的可靠性和数据的精度，保证 A/D 采样的动态范围，设计信号调理部分对来自多路开关的一路 RF 信号进行抗混叠滤波、电调衰减、一级放大、二级放大（单端信号转差分信号）和低通滤波，电路连接图如图 3.1.1 所示

图3.1 信号调理电路连接图

3.2高速A/D采样电路

选用 ADI 公司低功耗系列的产品AD80141(11bit、140MSPS)应该是明智的选择。该产品采用 1.8V 单电源，在最大采样频率下的功耗为 400mW，在 70MHz 输入频率条件下能保持优良的 65.6dBF信噪比（SNR）和 85dBc 无杂散信号动态范围（SFDR），具有11位分辨率，采样速度高达每秒140次采样。AD80141 含有内置基准电压源和采样保持，

两个并行低压差分信号LVDS输出模式容易与现场可编程门阵列FPGA连接,以及双数据速率模式DDR将需要的并行输出数据印制线数量减半。

AD80141的连接框图如图3.2.1所示。ADC 与 FPGA 的电路连接图如图3.2.2所示。

图3.2.1 AD80141 连接框图

图3.2.2 ADC 与 FPGA 的电路连接图

3.3 FPGA 逻辑控制

是一种单纯的基于某种特定器件的应用开发过程，而是一种极富挑战性和创造性的活动。使目前许多处于计算机辅助设计和规划的纯软件活动变成了实实在在的设计和实体，这些设计在计算机上仿真通过后，几乎即可应用于实际电路，大大的简化了设计方法和调试过程。 FPGA的集成度更高，逻辑复杂度更强，触发器资源更加丰富，而且嵌入了更加多的宏单元模块，一片FPGA可以实现以往需要几十甚至几百片中小规模芯片才能实现的功能。在设计中采用莱迪思半导体公司(Lattice)的FPGA，LatticeECP2系列ECP2－12E－Q208。在本系统中，FPGA是核心的功能模块，承载了全部的数字电路部分。FPGA完成的功能可以主要描述为以下几点:

（1）通过其内部PLL(锁相环)，将外部信号源时钟引入FPGA中，并做相应的倍频和分频处理；

（2）通过设计时钟输出逻辑模块，将外部ADC及ARM需要的时钟根据工作情况分别输出给ADC和ARM；

（3）通过在其内部RAM设计2块异步接口FIFO，存储ADC采集后的数据。并且根据FIFO的特点，来方便的进行不同传输率之间的数据转发；

（4）通过ispLEVER软件中自带的ispTRACY逻辑分析仪，在系统调试过程中可以实时的监控FPGA中各观测信号的变化(包括虚拟引脚上的信号)，从而给调试过程带来了极大的方便；

在Lattice的FPGA中，嵌入了许多宏功能单元，如RAM，ROM，PLL等，并且还可以引入像FFT，PCI，FIR等这样的IP软核。这些模块都可以通过ispLEVER来加以编程和设计，根据我们的具体需要来实现其相应的功能。另外，对于一些具有特定接口或者特定功能的模块，我们可通过编写Verilog HDL程序来实现，如计数器，输入控制逻辑，输出控制逻辑等。由代码实现的逻辑电路更加具有灵活性和可控性，只需修改相关的程序代码即可综合出我们需要的具有特定用途的功能模块。

Lattice在其FPGA中内嵌了PLL，专门用于进行时钟管理，可以用做频率的分频和倍频，也可以用来去时钟抖动、占空比/相位调整和动态的时钟延迟调整（DDA）等处理。

FPGA 大多数时候用作胶合逻辑（Glue Logic）－即将系统的主要元器件连接在一起的逻辑。它在系统中既实现系统的逻辑控制，又利用其内部的 RAM 实现先进先出（First-in First-out，FIFO）存储功能，构架 ADC 与 DSP 的高速数据缓存，使得板卡设计结构简单并减少硬件板卡的干扰。为了保证 ADC 工作的稳定性和转换精度，设

计 ADC 总是一直在在进行数据输出，因此输出无高阻状态。将 ADC 直接和 DSP 连接，当采样频率很高的时候，这种方法不但会占用 DSP 的大量带宽，也会导致低的数据传输效率和大的数据丢失率。FIFO 恰好架起了 DSP与 ADC 之间的一座桥梁，FIFO 能缓存大量的数据，进一步提高了 ADC 和 DSP 的数据传输效率。同时由于 DSP 访问外部存储器器件必须通过外部存储器接口 EMIF(External Memory Interface)，FIFO 提供有与 EMIF 无缝连接。与使用双口 RAM 作为数据缓存相比，FIFO 存储器由于没有地址总线，不会产生地址冲突，接口电路更为简洁且不占用系统地址资源。虽然FIFO结构还在不断地改进发展，但其应用几乎都基于RAM的结构。因为基于RAM结构可以设计高容量，高速及高吞吐率的FIFO。目前大家几乎都采用这一结构，以适应信息技术飞速发展对FIFO设计的更高需求。基于RAM结构的FIFO不必像原先移位寄存器结构那样，移出数据必须要依次通过每个寄存器，而是使用两个指针寻址的循环顺序存储方式。在循环顺序存储的FIFO中，两个指针分别表示读指针和写指针。复位时，两个指针指向相同或不同的存储单元地址(这根据设计需要来规定)。每个写操作以后，写指针就指向下一个要写入的存储单元地址。同样，读操作以后，读指针指向下一个要读出的数据存储单元地址。这样读指针不断地跟随写指针，当读指针等于写指针时，表明FIFO已空。如果写指针赶上读指针，表明FIFO己满。

在循环存储方式的FIFO设计实现中，采用双口RAM作为存储体。指针产生RAM存储单元地址。若指针长度用n位不带进位的二进制表示，那么共有2n个存储单元地址。图3.3是基于RAM的FIFO接口信号和内部模块图。

FPGA实现FIFO的功能模块分为两个独立的时钟块—写时钟和读时钟，存储介质为FPGA内部的一块双口RAM，可以同时进行读写操作。读地址由指针Rd_addr产生，写地址由指针Wr_addr产生。Rden和Wren逻辑控制读写操作。标志控制逻辑电路产生Full/Empty/状态信号。FIFO在使用前必须要设置指针及状态逻辑到初始状态。通过IPexpress工具来调用FIFO模块，FIFO 是顺序读取数据，当 FIFO 存储器满时，便可向 DSP 发出中断申请，系统将启动DSP 的 EDMA（Enhanced Direct Memory Access）通道传输，将 FIFO 中的数据读入内部 RAM中，在 FIFO 输出数据的同时，也将 ADC 转换的数据写入了 FIFO 中，从而达到了同时读写的目的。

3.4 DSP 数据处理电路设计及实现

DSP 数据处理部分的主要功能是实现数字信号的 FFT，互谱，平均及时域数据的加窗（为了减少 FFT 处理过程中由于数据截断引起的频谱泄漏）等处理，并将结果数据缓冲，通过HPI 接口传送至 ARM。

本系统需要脱机运行，程序的代码也需要在加电后自动装载运行。在 DSP 系统中通常用FLASH 存储器保存程序，并且在上电或复位时再将存储在 FLASH 中的程序搬移到 DSP 片内的 RAM 中全速运行。这样既利用了外部的存储单元扩展 DSP 本身有限的RAM 资源，又充分发挥了 DSP 内部资源的效能。尽管用户代码在一段时间相对是固定的，但是如果直接将其写到内部 RAM 中去的话，一方面受容量以及价格的限制，另一方面则在系统代码上显得不是很灵活方便。另外 FLASH 是一种高密度、非易失性的电可擦写存储器，而且单位存储比特的价格比传统的EPROM要低，十分适合于低功耗、小尺寸和高性能的系统。DSP SST39VF800A的EMIF连接电路图如图3.4.1 所示。

选用SST公司的8Mbit（×16）FLASH，型号为SST39VF800A-70-4C-EK，其访问FLASH 的读/写速度为70ns。访问FLASH只支持16位的读/写，字节地址为0x9000 0000～0x901F FFFF。由于FLASH是以16位进行访问的，所以对FLASH而言其物理地址以16位为单位进行编址，而程序中使用的逻辑地址是以字节为单位进行编址的，二者之间的关系如下：逻辑地址＝物理地址＜＜1 对 SST 的 FLASH 进行访问时，有 2 个特殊的地址 0x5555 和 0x2AAA，它们的逻辑地址分别为：0x9000 AAAA 和 0x901F 5554。在对 FLASH 进行访问前，先根据FLASH 读/写时序的约束条件，计算出一个读/写周期的Setup/Strobe/Hold 时间，然后通过 EMIF 的 CE1控制寄存器 CE1CTL 将 CE1 空间配置为 16 位异步存储器接口，及其读/写时序。

仍保持复位状态。此时，位于外部CE1空间的FLASH中的1KB代码通过EDMA被搬入地

图3.4.1 DSP与SST39VF800A的EMIF连接电路图

址0处。传输完成后，CPU退出复位状态，开始执行地址0处的指令。可以指定外部加载FLASH的存储宽度，而且EMIF会自动将相邻的8bit/16bit数据合成为32bit的指令。FLASH中的程序存储格式应当与芯片的Endian模式设置一致。 FLASH中的代码传送到DSP的高速RAM中执行时，应用程序超出1KB时，上述的FLASH引导过程不能满足全部程序传输的需要，所以编写一段“二级引导程序”来完成剩下的传输工作。此段“二级引导程序”被放在CE1空间FLASH的起始处。MT48LC4M16A2与DSP的EMIF电路连接图如图3.4.2所示。

通过6个0欧电阻来兼容不同容量的 SDRAM，缺省配置时，SDRAM 的容量为 64Mb(×16），此时焊接 R28、R30 和 R40，不焊接 R29、R31 和 R39；最大配置时，SDRAM 的容量为 1Gb（×16），此时焊接 R28、R29、R31 和 R39，不焊接 R30 和 R40。

图3.4.2 MT48LC4M16A2与DSP的EMIF电路连接图

3.5电源、时钟模块

设计一个低噪声的时钟，保证ADC工作的性能很重要，为此选用CY22381作为DSP 的时钟源输入。时钟电路连接图如图3.5.1所示。

图3.5.1时钟电路连接图

DSP 芯片需要两种电源，分别为 CPU 核（CVDD）和周边的 I/O 口（DVDD）供电。在加电过程，保证内核电源先于 I/O 口上电，关闭电源时，保证内核电源后于 I/O口关闭。如果只有内核获得供电，I/O 口没有供电，对芯片是不会产生任何损害的，只是没有输入/输出能力而已；如果 I/O 口已经供电而内核没有加电，那么芯片缓冲/驱动部分的三级管将处在一个未知状态下工作，这是非常危险的。DSP 数据处理板卡利用一个电源芯片TPS54310 输出内核电源 1.2V，同时驱动一个线性稳压模块 TPS75733 输出I/O 口电源 3.3V 。电源电路图如图3.5.2所示。

图3.5.2电源电路图

3.6 ARM 数据通信电路设计及实现

最后，DSP 处理完的数据，由 ARM 负责通过以太网传输到 PC 机上进行历史数据的保存和实时频谱的分析，并且通过 PC 机上的软件进行系统的远程控制。ARM 通信系统的主芯片选用 Samsung 公司的 ARM CPU S3C4510B。

S3C4510B 是基于以太网应用系统的高性价比 16/32 位 RISC 微控制器，内含一个由 ARM公司设计的 16/32 位 ARM7TDMI RISC 处理器核。ARM7TDMI 处理器区别于其它ARM7处理器的一个重要特征是其独有的称之为 Thumb 的架构策略。该策略为基本 ARM 架构的扩展，由 36 种基于标准 32 位 ARM 指令集、但重新采用 16 位宽度优化编码的指令格式构成。除了 ARM7TDMI 核外，S34C150B 比较重要的片内外围功能模块有：2 个带缓冲描述符的 HDLC 通道、2 个 UART 通道、2 个 GDMA 通道、2 个 32 位定时器、18 个可编程的 I/O口。片内的逻辑控制电路包括：中断控制器、DRAM/SDRAM 控制器、

储器控制器。在硬件设计中，S3C4510B 中与硬件相关的内部工作原理主要体现在对S3C4510B 微处理器的系统管理器设计和设置。只有清楚的了解系统管理器在系统中的作用及工作原理，才能进行程序设计和系统开发。

图3.6 HPI接口实现示意图

uClinux需要读取DSP数据处理模块中的RAM，所以最好是把DSP数据处理模块中的RAM作为uClinux的内存地址的一部分，采用HPI（主机接口）技术可以满足此要求[44]。S3C4510B主动通过HPI访问DSP的内部RAM以及其它资源，除了对主机发中断（通过置HPIC寄存器的HINT位，可以使HINT线有效）或清除主机发来的中断（通过清HPIC 寄存器的DSPINT 标志）需要DSP操作，片内的DMA通道会自动辅助完成RAM区与HPI 数据寄存器的数据传输。S3C4510B寻址HPI接口的3个寄存器，根据对这3个寄存器的寻址关系，将主机的两根地址线(ADDR2、ADDR3)分别接到DSP的(HCNTL0、HCNTL1)，就可以在编程时使地址线出现要求的高、低电平。主机由HCNTL0/1线来选择HPI的某个控制寄存器，通过对这4个寄存器的访问，就可以在所设安全机制的允许范围下读/写DSP的所有或部分片内RAM。由于S3C4510B中没有完全符合DSP C6000 HPI接口时序的外部接口可以直接使用，因此我们选用S3C4510B中时序最接近HPI接口时序的外部I/O 接口同DSP进行连接，如图3.6所示。

最后，对系统进行调试，坚持有部分到整体的原则。在保证电源时钟部分前提下对各个板块进行测试。完成以上各部再连上ARM通信板卡和PC机实现整体调试。

本文主要针对 HFC 网反向通道中的噪声汇聚和侵入干扰，设计及实现了一种基于DSP和 Ethernet 的实时信号频谱监测系统。试验证明它可以执行所有的 HFC 反向通道管理维护所需要的应用，包括：信号监测、反向通道状况分析、分配系统的安装和维护、工程安装验收以及分级别的实时信号监测。基于 DSP 和 Ethernet 的实时信号频谱监测系统所有的组件都是以低冗余、多弹性、高性价的方式紧密结合起来的。系统利用多路的高速数字采集系统对输入的 RF 信号实现高动态范围和低噪声的数字转换，具有极高的扫描速度和高速数据采集能力；利用 FPGA 芯片实现了实时系统大容量数据的缓存、时钟管理和逻辑控制功能；利用 DSP 的高速数据处理能力，在多个域中分析随时间变化的 RF 信号；并通过 ARM 芯片构架的以太网通信系统对某个区域内的大数量和分散的 HFC 反向通道进行实时的信号频谱监测，及时发现问题和分析问题，同时可以在上位机中对所保存的频谱数据进行统计分析。实时信号频谱监测系统与基于瞬态开关的噪声抑制系统组成了一套新颖的 HFC 反向通道噪声监测和抑制解决方案，调用 DSP 的噪声提取算法模块，实时监测 HFC 反向通道的噪声，并利用噪声抑制系统控制 HFC 上行的汇聚支路数，减少上行噪声的汇聚。从而保障 CATV 网络上行信道的数据通信，实现可靠的上行数据传输，为分利用 HFC 双向网开展数字广播电视交互式业务的扩展提供了技术保障。

本课程设计是在魏莉指导教师的悉心指导下完成的，从论文设计到论文撰写，无不倾注了老师的心血和汗水。向所有曾经关心和帮助过我的老师、同学和朋友致以诚挚的谢意！

参考文献

【1】汪安民.DSP迁出时系统开发典型案例【M】.北京：人民邮电出版社，2007.

【2】张卫宁.TMS320C2000系列DSPs原理与应用【M】.北京：国防工业出版社，2004.

【3】Mark I.Montose著.刘元安等译.电磁兼容和印刷电路板-理论、设计和布线【M】.北京：人民邮电出版社【M】，2002.

【4】关华等.Techniques and Applications of DSP Chips，济南：济南出版社，2006.

【5】李芳慧，王飞，何佩琨.TMS320C6000系列DSPs原理与应用【M】.北京：电子工业出版社. 【6】李哲英.DSP基础理论与应用技术【M】.北京：北京航空航天大学出版社.

【7】关华.DSP原理与应用试验指导书.山东建筑大学

【8】关华.Digital Speech Processing【M】.济南：黄河出版社.

【9】张旭东.图像编码基础和小波压缩技术【M】.北京：清华大学出版社，2004.

【10】张继平，关永.DSP极低码率的远程视频监控系统.电子元件与材料，2003,22:6-38.