Cadence virtuoso layout edit 制做 pcell

利用Cadence virtuoso layout edit制做pcell

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基本的mos管的pcell建立

在新建的cellview中进行以下操作

Tools-pcell

先layout出一个最简单的MOS 管

定义channal 长度和宽度L，W：

点击stretch命令进行横向和纵向拉伸

Stretch in X ：

将出现的控制线，跨过你所需要拉伸的所有layer，然后按enter出现下图所示的图框

Name or Expression for stretch：自己取个名字，比如L代表了channal channel

Reference Dimension （Default）：L的尺寸，默认为控制线所经过的最小layer宽度

其他的几个选项可以调整layer 拉伸的方向和最小最大值

W用stretch in Y定义

然后看看成果

点击compile –to pcell，进行编辑

点击OK，并且保存。

可以看到现在调用出来的MOS 已经是一个可以编辑W，L的器件了。但是我们有的时候我们要用到多个finger并联，所以可以通过设置另外一个参数M来实现。

因为M实际上就是一个finger复制M次，所以我们要用到repetition选项，如果这样直接使用这个操作，无法实现我们需要的结果，现在进行repetition 的L是原始的L但是希望得到的是L改变后的复制，所以我们用到

stretch-qualify

点击Qualify，此时控制线可选，点击控制L的线，并希望与其一起变化的layer，并双击或者enter确定

现在就可以进行repetition操作了。

我们还需要定义一个X方向的辅助参数ods，

选中需要repeatlayer，一般是poly，contact，metal，Repetition-repeat in X，

Ok，然后进行compile-to pcell

同样的方法不用定义ods，然后其他定义和上相同，调用两个pcell可以看出两者的不同

横向的repeat后，要进行纵向的repeat

一般选择contact repeat。

选种需要repeat的layer，然后repeatition-repeat in X and Y

上面的参数要根据自己的工艺进行定义

这就是一个简单的MOS 的pcell建立方法。

下面的定义我们可以用于一个pcell 可以做多个调用，比如我们要用到pmos和nmos，他们两个之间只有一层layer不同，我们可以选择这层layer，

来实现NMOS 或者是PMOS，同样我们的一个芯片中很可能要用到不同电压的器件，比如这个工艺所用的1.8 v和3.3v的器件，3.3V比1.8V的多了一层layer，我们可以选择这个层次的有无来选择两种不同的器件，我们就以这个例子来定义。

选择需要定义的层次，然后

出现的图框中进行定义

Ok

Compile-to pcell并保存

如上两图，可以通过TG？的选择，实现MOS从3.3V到1.8V的转换Parameterized shapes的定义

选中一层layer ，且只能选种一层layer 然后define：

Margin代表说调用图中离左边缘的距离

红色定义的layer，margin=0时

Margin=2时，

Repeat along shape：是在上个定义的基础上进行定义，选种另外一层layer

Define

上图参数要选择合适的值

这个定义可以定义多层layer ，因此可以定义其他可以用到的层次比如via，metal，等等

同时我们还可以用这两个选项进行path的设置如下图

Allegro器件封装设计

PCB零件封装的创建 孙海峰零件封装是安装半导体集成电路芯片的外壳，主要起到安装、固定、密封、保护芯片和增强电热性能的作用，它是芯片内部电路与外部电路的桥梁。随着电子技术飞速发展，集成电路封装技术也越来越先进，使得芯片内部电路越来越复杂的情况下，芯片性能不但没受影响，反而越来越强。 在Cadence软件中，设计者要将绘制好的原理图正确完整的导入PCB Editor 中，并对电路板进行布局布线，就必须首先确定原理图中每个元件符号都有相应的零件封装（PCB Footprint）。虽然软件自带强大的元件及封装库，但对于设计者而言，往往都需要设计自己的元件库和对应的零件封装库。在Cadence中主要使用Allegro Package封装编辑器来创建和编辑新的零件封装。 一、进入封装编辑器 要创建和编辑零件封装，先要进入Allegro Package封装编辑器界面，步骤如下： 1、执行“开始/Cadence/Release 16.3/PCB Editor”命令，弹出产品选择对话框，如下图， 点击Allegro PCB Design GXL即可进入PCB设计。 2、在PCB设计系统中，执行File/New将弹出New Drawing对话框如下图， 该对话框中，在Drawing Name中填入新建设计名称，并可点击后面Browse 改变设计存储路径；在Template栏中可选择所需设计模板；在Drawing Type 栏中，选择设计的类型。这里可以用以设计电路板（Board）、创建模型（Module），还可以用以创建以下各类封装： （1）封装符号（Package Symbol） 一般元件的封装符号, 后缀名为*.psm。PCB 中所有元件像电阻、电容、电感、IC 等的封装类型都是Package Symbol； （2）机械符号（Mechanical Symbol） 由板外框及螺丝孔所组成的机构符号, 后缀名为*.bsm。有时设计PCB 的外框及螺丝孔位置都是一样的, 比如显卡, 电脑主板, 每次设计PCB时要画一次板外框及确定螺丝孔位置, 显得较麻烦。这时我们可以将PCB的外框及螺丝孔建

Cadence仿真简介

时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1

图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式，在公式中用到了器件手册中的Tco 参数，器件手册中 Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、

Visio流程图制作说明

动态连接线：可将形状链接起来，形成规范的 流程图 线条粗细调节：可将形状按照不同的粗细进行 调节线形：可任意调节形状的线条，如实线、虚 线、双线 线条端点：可任意调节 线条的端点,如箭头、无箭头、虚线箭头、箭 头方向 更改文字方向：可调节字体的方向，如跨职能中调节字体的方向 ●流程图形状及附加文档使用规范 1.常用图形解析如下： 终结符：流程图的结束，例如：项目结束 流程：流程图的关键步骤 文档：流程的补充说明、该步骤所使用的文档、***流程关联 判定：流程中的判断步骤，如：是否进行下一步

动态连接线：流程步骤之间的链接 (根据业务的需要可对动态链接线进行设置，如虚线、双线、无端点、箭头方向或插入文字叙述) 动态虚线：主要用于流程步骤与补充文档之间的连接 批注：用于流程关键步骤的KPI设置；如KPI：是否在规定时间内完成 涉及到的别的流程：此流程若涉及到了别的流程，则用此功能框记录涉及的流程

1.制作流程图一定要结合实际情况，跳出岗位局限进行制作； 流程制作的目的是为了让流程使用人员能看懂，故应跳出岗位局限，以一个新员工的身份来审视、

制作流程图。语句要简洁通顺，逻辑要清晰； 2. 在制作流程图中不可出现“可能、相关、其它、类似、应该”等模糊概念的字眼； 3. 如果流程步骤中涉及到了原则性的文字或文档，别的流程，工作文档，工作沟通方式则在此流程步骤后面加上流程补充说明； 4. 若流程中使用到了术语，则应该在流程说明中对此术语做出解释； 5. 为了使流程简洁易懂，尽量少使用箭头，如果需要返回或者进入到哪一步，可以在此步骤后面再画一个流程框，写上进入XX步骤； 6．流程步骤中不能出现具体负责人的姓名，只可出现岗位信息； 7．如流程中涉及到系统操作步骤，则应该在流程步骤或补充文档中详细描述出系统名称； 8．制作出流程图后，将每一步骤标记序号，流程说明与实际步骤序号一一对应； 9．保存VISIO流程图时，命名为：部门xx部_xx流程_制作时间草稿版_流程编号 10．如果流程图过于复杂，可按实际情况将流程图拆分成若干个小流程 11．如果流程中两个步骤叙述内容大体一致，可将此2步骤合并

Cadence-Design-entry-HDL-教程(汇编)

Design entry HDL 教程 Concept是Cadence公司自身开发的原理图输入工具，在业界拥有广泛的用户。 在Concept环境当中，你可以搜索与摆放Part、进行Part的连接、定义网络名、通过Port完成拼接式原理图的绘制，用Block完成层次式原理图的绘制…等等。 在此教程中，我们将比较详细的介绍concept的使用。 在concept中有两种操作模式：post-select和pre-select。在post-select模式中，如果需要对某个对象执行某种操作，需要先选择操作命令，再选择被执行的对象；而在pre-select模式中，顺序刚好相反。（后续章节，我们将会具体介绍） Concept在整个PCB设计流程中所处的位置： 在本教程中，我们将通过实例来说明concept的具体使用，读者可以根据文中介绍的操作步骤一步步循序渐进的学习，通过这些实例，一定可以快速掌握本软件的使用方法。 在进入正式学习之前，请读者将光盘中的实例local_lib.zip解压缩到本机。

本教程包含三大章节： 第一章：创建一个项目 在本章节中，将具体介绍项目的概念，库，cds_lib,project file以及如何创建项目。 第二章：原理图的绘制： 在本章中将具体介绍多页原理图的绘制，内容涉及如何添加part，绘制连接线，绘制bus，检查整个设计等等。 第三章：原理图绘制的高级应用： 在本章中将具体介绍层次式原理图的绘制，原理图网络表的产生，使用global find的功能来寻找整个设计中的某个元件以及对元件的属性进行编辑等等。

第一章：创建项目 内容概要： ●第一节概念 1、什么是库 2、什么是cds.lib file 3、什么是project file ●第二节创建一个项目（project） ●第三节用project setup 来增加库 第一节概念 在cadence中，一个project包含如下的对象： 1、涉及到的库； 2、本地库（design libraries） 3、Cds.lib 文件 4、Project file（.cpm） 接下来，将详细介绍 什么是库？ 从设计原理图、PCB Layout直到进行真正的制造，不同的阶段，需要用到的元件的表现形式是不一样的。原理图中，我们需要元件的符号，如果需要仿真，我们就需要元件的电器模型参数，在PCB Layout阶段，我们则需要元件的PCB Footprint。在设计的不同阶段，我们把每个阶段软件所需要的同一类型元件（符号、模型或PCB Footprint）组织在一起，就构成了库。 ◎Schematic libraries

Allegro元件封装(焊盘)制作方法总结

Allegro元件封装(焊盘)制作方法总结 ARM+Linux底层驱动 2009-02-27 21:00 阅读77 评论0 字号：大中小 https://www.wendangku.net/doc/b812630495.html,/html/PCBjishu/2008/0805/3289.html 在Allegro系统中，建立一个零件（Symbol）之前，必须先建立零件的管脚（Pin）。元件封装大体上分两种，表贴和直插。针对不同的封装，需要制 作不同的Padstack。 Allegro中Padstack主要包括以下部分。 1、PAD即元件的物理焊盘 pad有三种： 1. Regular Pad，规则焊盘（正片中）。可以是：Circle 圆型、S quare 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八 边型、Shape形状（可以是任意形状）。 2. Thermal relief 热风焊盘（正负片中都可能存在）。可以是： Null（没有）、Circle 圆型、Square 方型、Oblong 拉长圆型、 Rectangle 矩型、Octagon 八边型、flash形状（可以是任意形 状）。 3. Anti pad 抗电边距（负片中使用），用于防止管脚与其他的网 络相连。可以是：Null（没有）、Circle 圆型、Square 方型、 Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形 状（可以是任意形状）。 2、SOLDERMASK：阻焊层，使铜箔裸露而可以镀涂。 3、PASTEMASK：胶贴或钢网。 4、FILMMASK：预留层，用于添加用户需要添加的相应信息，根据需要使用。 表贴元件的封装焊盘，需要设置的层面及尺寸： Regular Pad： 具体尺寸根据实际封装的大小进行相应调整后得到。推荐使用《IPC-SM-78 2A Surface Mount Design and Land Pattern Standard》中推荐的尺寸进行尺寸设计。同时推荐使用IPC-7351A LP Viewer。该软件包括目前常用的大多数S

CADENCE工具VIRTUSO-DRACULA入门介绍

CADENCE工具VIRTUSO/DRACULA入门介绍 (2) 1．使用V IRTUSO/D IV A/D RACULA之前的准备 (2) 1.1．找一台装有IC工具的服务器 (2) 1.2．连接到这台计算机上 (2) 2．IC工具的软件环境配置 (3) 2.1．创建IC工具的启动目录，即工作目录。 (3) 2.2．将配置文件拷贝到IC工具的启动目录 (3) 2.3．将工艺文件和显示文件拷贝至工作目录 (3) 2.4．启动IC工具,命令为icfb& (3) 3．IC工具的使用 (4) 3.1．新建一个设计库 (4) 3.2．Compile一个工艺文件 (5) 3.3．创建新设计 (5) 3.4．编辑电路图 (5) 3.5．编辑版图 (6) 3.6．根据习惯改变版图层次的显示特性 (7) 3.7．完成版图编辑之后保存,退出 (8) 4．版图的DRC检查 (8) 4.1．基于Diva的方式(不推荐) (8) 4.2．基于Dracula的方式(推荐) (8) 5．LVS (10) 5.1．准备版图的GDS文件 (10) 5.2．准备电路网表 (10) 5.3．用LOGLVS转换电路网表成LVS要求格式 (11) 5.4．修改lvs的命令文件 (12) 5.5．运行PDRACULA来生成lvs任务的可执行文件 (12) 5.6．在控制台下，运行https://www.wendangku.net/doc/b812630495.html,文件 (12) 5.7．查看错误 (12) 5.8．修正版图或网表错误 (13) 6．一些小经验 (13) 7．附件清单 (14)

Cadence工具Virtuso/Dracula入门介绍 （以上华0.6um DPDM工艺设计库为例） Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的，IC本身仍是一套工具集。本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。其中Diva是基于Xwindow 的方式，而Dracula是基于命令行的方式；Virtuso中提供这两者的相关接口。 采用Virtuso/ Diva/Dracula进行芯片的设计和验证大致有如下几步：准备schmematic(电路)、画layout(版图)、作版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。 缩写术语： ERC: Electrical Rule Check DRC: Design Rule Check LVS: Layout Versus Schematic LPE: Layout Parameter Extraction PRE: Parasitic Resistor Extraction 1．使用Virtuso/Diva/Dracula之前的准备 1.1．找一台装有IC工具的服务器 Virtuso不能单独安装，所以只有在安装了IC工具的计算机上才能使用。 [例]机房的10台服务器(IP:219.223.169.111到219.223.169.120)都能使用Virtuso/Diva/Dracula. 1.2．连接到这台计算机上 除非是在自己的计算机上安装有IC工具，否则您必须保证能够从您的计算机远程登录到装有IC的服务器上。 [例]以登录服务器IC来说明远程登录方法： a．向管理员申请用户（每个人都已经有了一个用户） b．下载远程登录软件Exceed， 在本地计算机上安装； 安装完毕之后进行远程登录配置： 在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client Wizard设定xterm，Host:219.223.169.111，Host type: Linux（下拉菜单选择），其余next即可。c．完成登录。 采用其它方式比如vnc、xWin、SSH Secure Shell Client等远程终端方法登录。 『注意』使用不同的远程登陆软件连接服务器；不同的服务器所需的软件设置均有所不同，配置细节请咨询曾经使用过该登陆软件的师兄师姐或同学。

cadence元件封装总结

Cadence 封装尺寸总结 1、 表贴IC a ）焊盘 表贴IC 的焊盘取决于四个参数：脚趾长度W ，脚趾宽度Z ，脚趾指尖与芯片中心的距离D ，引脚间距P ，如下图： 焊盘尺寸及位置计算：X=W+48 S=D+24 Y=P/2+1，当P<=26mil 时 Y=Z+8，当P>26mil 时 b ）silkscreen 丝印框与引脚内边间距>=10mil ，线宽6mil ，矩形即可。对于sop 等两侧引脚的封装，长度边界取IC 的非引脚边界即可。丝印框内靠近第一脚打点标记，丝印框外，第一脚附近打点标记，打点线宽视元件大小而定，合适即可。对于QFP 和BGA 封装（引脚在芯片底部的封装），一般在丝印框上切角表示第一脚的位置。 c ）place bound 该区域是为防止元件重叠而设置的，大小可取元件焊盘外边缘以及元件体外侧+20mil 即可，线宽不用设置，矩形即可。即，沿元件体以及元件焊盘的外侧画一矩形，然后将矩形的长宽分别+20mil 。 d ）assembly 该区域可比silkscreen 小10mil ，线宽不用设置，矩形即可。对于外形不规则的器件，assembly 指的是器件体的区域（一般也是矩形），切不可粗略的以一个几乎覆盖整个封装区域的矩形代替。 PS ：对于比较确定的封装类型，可应用LP Wizard 来计算详细的焊盘尺寸和位置，再得到焊盘尺寸和位置的同时还会得到silkscreen 和place bound 的相关数据，对于后两个数据，可以采纳，也可以不采纳。

2、通孔IC a）焊盘 对于通孔元件，需要设置常规焊盘，热焊盘，阻焊盘，最好把begin层，internal层，bottom 层都设置好上述三种焊盘。因为顶层和底层也可能是阴片，也可能被作为内层使用。 通孔直径：比针脚直径大8-20mil，通常可取10mil。 常规焊盘直径：一般要求常规焊盘宽度不得小于10mil，通常可取比通孔直径大20mil （此时常规焊盘的大小正好和花焊盘的内径相同）。这个数值可变，通孔大则大些，比如+20mil，通孔小则小些，比如+12mil。 花焊盘直径：花焊盘内径一般比通孔直径大20mil。花焊盘外径一般比常规焊盘大20mil （如果常规焊盘取比通孔大20mil，则花焊盘外径比花焊盘内径大20mil）。这两个数值也是可以变化的，依据通孔大小灵活选择，通孔小时可取+10-12mil。 阻焊盘直径：一般比常规焊盘大20mil，即应该与花焊盘外径一致。这个数值也可以根据通孔大小调整为+10-12mil。注意需要与花盘外径一致。 对于插件IC，第一引脚的TOP（begin）焊盘需要设置成方形。 b) Silkscreen 与表贴IC的画法相同。 c) Place bound 与表贴IC的画法相同。 d) Assembly 与表贴IC的画法相同。 3、表贴分立元件 分立元件一般包括电阻、电容、电感、二极管、三极管等。 对于贴片分立元件，封装规则如下： a）焊盘 表贴分立元件，主要对于电阻电容，焊盘尺寸计算如下：

cadence仿真流程

第一章在Allegro 中准备好进行SI 仿真的PCB 板图 1)在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2)从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径(图1.1)。 图1.1 在PowerPCB 中输出通用ASC 格式文件

图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。 3)在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口(图1.3)，在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录

ALLEGRO元件封装制作

1. Allegro 零件库封装制作的流程步骤。 2. 规则形状的smd 焊盘制作方法。 3. 表贴元件封装制作方法。 4. 0805贴片电容的封装制作实例。 先创建焊盘，再创建封装 一、先制作焊盘 制作焊盘软件路径：candence\Release 16.6\PCB Editor Utilities\Pad Designer Pad Designer 界面 solderMask_top 比其它层大0.1mm,焊盘数据可以用复制、粘贴来完成。 当前层

Null:空； Circle:圆形； Square: 正方形； Oblong:椭圆形； Rectangle:长方形； Octagon: 八边形； Shape:形状； 封装制作完成后，选择路径，命名后进行保存Rect_x1_15y1_45 二、制作封装 操作步骤：打开Allegro 软件（allegro PCB design GXL ） file(new) OK 进入零件封装编辑界面。 设置图纸的尺寸（元件尺寸太小，所以图纸的尺寸也要设置小） 单位：毫米 X \Y:坐标原点绝对坐标设置 精度： 4 封装类型 线（机械）设置 栅格点设置，setup--Grid

第20讲 一、正式绘制元件封装 操作步骤： layout Pins 如果要把焊盘放在原点（0，0），选择好焊盘后，在命令（command ）行输入x 0 0 ,然后回车，这样焊盘就自动跳到坐标原点（0,0）上啦。 二、盘放置好后，绘制零件的框。步骤如下： Add Line 输入坐标的方式输入，用命令（command ）输入 如下图 表示具有电气连接的焊盘 表示没有电气连接的焊盘或引脚 选择路径，找到需要的焊盘 Rectangular:焊盘直线排列 Polar:焊盘弧形排列 Qty:表示直线排列数量； Spacing:两个焊盘中心 点之间的距离； Order:排列方向 旋转角度 Pin#:焊盘编号1 Inc:表示增量为1 Text block:表示字符的大小 OffsetX:表示字符放在焊盘中心 Class 与subclass 要选好 单独显示这一层的效果

cadence封装学习笔记(含实例)

Cadence封装制作实例 这是因为本人现在在学习PCB layout，而网上没有很多的实例来讲解，如果有大师愿意教我那有多好啊，嘿嘿！这里本人把学习cadence封装后的方法通过实例给其他的初学者更好的理解，因为本人也是初学者，不足或错误的地方请包涵，谢谢！ 一. M12_8芯航空插座封装制作 1.阅读M12_8芯航空插座的Datasheet了解相关参数； 根据Datasheet可知： a.航空插座的通孔焊盘Drill尺寸为 1.2mm≈50mil，我们可以设计其焊盘为 P65C50（焊盘设计会涉及到）； b.航空插座的直径为 5.5mm=21 6.53mil，以5.5/2mm为半径； 2.根据参数设计该航空插座的焊盘； a.已知钻孔直径Drill_size≈50mil可知：Regular Pad=Drill_size+16mil 通孔焊盘尺寸计算规则： 设元器件直插引脚直径为M，则 1)钻孔直径Drill_size=M+12mil，M≤40

=M+16mil，40＜M≤80 =M+20mil，M＞80 2)规则焊盘Regular Pad=Drill_size+16mil，Drill_size＜50mil =Drill_size+30mil，Drill_size≥50mil =Drill_size+40mil，Drill_size为矩形或椭圆形 3)阻焊盘Anti-Pad=Regular Pad+20mil 4)热风焊盘Drill_size＜10mil，内径ID=Drill_size+10mil，外径 OD=Drill_size+20mil； Drill_size＞10mil，内径ID= Drill_size+20mil 外径OD= Regular Pad+20mil = Drill_size+36mil，Drill_size＜50mil = Drill_size+50mil，Drill_size≥50mil = Drill_size+60mil，Drill_size为矩形或椭圆b.按照通孔焊盘计算方式我们命名为P65C50，打开Pad_Designer； File\NEW,点击Browse，选择文件所放路径，新建P65C50.pad文件 新建好文件后，设置相关参数：

CADENCE仿真步骤

Cadence SPECCTRAQuest 仿真步骤 [摘要]本文介绍了Cadence SPECCTRAQuest在高速数字电路的PCB设计中采用的基于信号完整性分析的设计方法的全过程。从信号完整性仿真前的环境参数的设置，到对所有的高速数字信号赋予PCB板级的信号传输模型，再到通过对信号完整性的计算分析找到设计的解空间，这就是高速数字电路PCB板级设计的基础。 [关键词]板级电路仿真I/O Buffer Information Specification（IBIS） 1 引言 电路板级仿真对于今天大多数的PCB板级设计而言已不再是一种选择而是必然之路。在相当长的一段时间，由于PCB仿真软件使用复杂、缺乏必需的仿真模型、PCB仿真软件成本偏高等原因导致仿真在电路板级设计中没有得到普及。随着集成电路的工作速度不断提高，电路的复杂性不断增加之后，多层板和高密度电路板的出现等等都对PCB板级设计提出了更新更高的要求。尤其是半导体技术的飞速发展，数字器件复杂度越来越高，门电路的规模达到成千上万甚至上百万，现在一个芯片可以完成过去整个电路板的功能，从而使相同的PCB上可以容纳更多的功能。PCB已不仅仅是支撑电子元器件的平台，而变成了一个高性能的系统结构。这样，信号完整性在PCB板级设计中成为了一个必须考虑的一个问题。 传统的PCB板的设计依次经过电路设计、版图设计、PCB制作等工序，而PCB的性能只有通过一系列仪器测试电路板原型来评定。如果不能满足性能的要求，上述的过程就需要经过多次的重复，尤其是有些问题往往很难将其量化，反复多次就不可避免。这些在当前激烈的市场竞争面前，无论是设计时间、设计的成本还是设计的复杂程度上都无法满足要求。在现在的PCB板级设计中采用电路板级仿真已经成为必然。基于信号完整性的PCB仿真设计就是根据完整的仿真模型通过对信号完整性的计算分析得出设计的解空间，然后在此基础上完成PCB设计，最后对设计进行验证是否满足预计的信号完整性要求。如果不能满足要求就需要修改版图设计。与传统的PCB板的设计比较既缩短了设计周期，又降低了设计成本。 同时，随着软件业的高速发展，涌现出了越来越多操作更简便、功能更多、成本更低的EDA软件。越来越完备的仿真模型也得以提供。所有这些都为PCB设计中广泛的采用电路设计板级仿真提供了充分条件。 下面就Cadence SPECCTRAQuest这一高速电路板级设计仿真工具采用IBIS模型详细介

cadence工具介绍

标签：cadence工具介绍 cadence工具介绍 主要是cadence的常用工具： （一）System & Logic Design & Verification 1、SPW：系统仿真工具，与matlab相似，但是比其专业，用于系统建模，常用于通信系统2、Incisive： 就是大家最常用的nc_verilog, nc_sim, nc_lauch，以及ABV,TBV的集合，仿真和验证功能很强大 （二）Synthesis & Place & Route 1、BuildGates：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用2、RTL Complil er：继BuildGates之后的一个综合工具，号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC 3、Silicon Ensemble & PKS: 硅谷早期做物理设计的工程师，几乎都用它。是第一个布局布线工具4、First Encount er & SoC Encounter: 继SE以后的很好的P&R工具，但是盗版太少，所以也只有大公司能用且都用，但是目前astro在国内有赶超之意5、Cetlic ：噪声分析工具，权威6、Fire&Ice: 分布参数提取工具，国内很多人用synopsys的StarRC 7、VoltageStrom：静态功耗和动态功耗分析的很不错的工具，与s 的Power Complier相同。8、SingnalStrom：时序分析工具，唯一一个能建库的工具9、nanoroute : 很强大的布线器喔，但是不是一般人能用的到的。我也是在cadence实习的时候爽过的，比astro快十倍不止。 （三）custom IC Design 1、Virtoso：版图编辑工具，没有人不知道吧，太常用了，现在还有一个公司的laker 2、diva, dracula, assura: 物理验证工具，用的比较普遍，但是calibre是标准，很多公司都是用其中的一个和calibre同时验证，我好可怜，现在只能用herculus （四）数模混合信号设计这部分太多了，但是一个ADE的环境基本上都能包括，不细说了，打字都打累了（五）PCB A llego最为典型了，很多大公司都用的。 系统分类: 软件开发 | 用户分类: IC设计 | 来源: 原创 | 【推荐给朋 友】 | 【添加到收藏夹】 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统。 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。

cadence入门教程

本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。

现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：

在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：

CadenceAllegro元件封装制作流程

Cadence Allegro元件封装制作流程 1.引言 一个元件封装的制作过程如下图所示。简单来说，首先用户需要制作自己的焊盘库Pads，包括普通焊盘形状Shape Symbol和花焊盘形状Flash Symbol；然后根据元件的引脚Pins选择合适的焊盘；接着选择合适的位置放置焊盘，再放置封装各层的外形（如Assembly_Top、Silkscreen_Top、Place_Bound_Top等），添加各层的标示符Labels，还可以设定元件的高度Height，从而最终完成一个元件封装的制作。 下面将分表贴分立元件，通孔分立元件，表贴IC及通孔IC四个方面来详细分述元件封装的制作流程。 2.表贴分立元件 分立元件一般包括电阻、电容、电感、二极管、三极管等。 对于贴片分立元件，以0805封装为例，其封装制作流程如下： 2.1.焊盘设计 2.1.1.尺寸计算 表贴分立元件，主要对于电阻电容，焊盘尺寸计算如下：

其中，K 为元件引脚宽度，H 为元件引脚高度，W 为引脚长度，P 为两引脚之间距离（边距离，非中心距离），L 为元件长度。X 为焊盘长度，Y 为焊盘宽度，R 为焊盘间边距离，G 为封装总长度。则封装的各尺寸可按下述规则： 1) X=Wmax+2/3*Hmax+8 mil 2) Y=L ，当L<50 mil ；Y=L+ (6~10) mil ，当L>=50 mil 时 3) R=P-8=L-2*Wmax-8 mil ；或者G=L+X 。这两条选一个即可。个人觉得后者更容易理 解，相当于元件引脚外边沿处于焊盘中点，这在元件尺寸较小时很适合（尤其是当Wmax 标得不准时，第一个原则对封装影响很大），但若元件尺寸较大（比如说钽电容的封装）则会使得焊盘间距过大，不利于机器焊接，这时候就可以选用第一条原则。本文介绍中统一使用第二个。 注：实际选择尺寸时多选用整数值，如果手工焊接，尺寸多或少几个mil 影响均不大，可视具体情况自由选择；若是机器焊接，最好联系工厂得到其推荐的尺寸。例如需要紧凑的封装则可以选择小一点尺寸；反之亦然。 另外，还有以下三种方法可以得到PCB 的封装尺寸： ◆ 通过LP Wizard 等软件来获得符合IPC 标准的焊盘数据。 ◆ 直接使用IPC-SM-782A 协议上的封装数据（据初步了解，协议上的尺寸一般偏大）。 ◆ 如果是机器焊接，可以直接联系厂商给出推荐的封装尺寸。 2.1.2. 焊盘制作 Cadence 制作焊盘的工具为Pad_designer 。 打开后选上Single layer mode ，填写以下三个层： 1) 顶层（BEGIN LAYER ）：选矩形，长宽为X*Y ； 2) 阻焊层（SOLDERMASK_TOP ）：是为了把焊盘露出来用的，也就是通常说的绿油层 实际上就是在绿油层上挖孔，把焊盘等不需要绿油盖住的地方露出来。其大小为Solder Mask=Regular Pad+4~20 mil （随着焊盘尺寸增大，该值可酌情增大），包括X 和Y 。 3) 助焊层（PASTEMASK_TOP ）：业内俗称“钢网”或“钢板”。这一层并不存在于印制板上， 而是单独的一张钢网，上面有SMD 焊盘的位置上镂空。这张钢网是在SMD 自动装配焊接工艺中，用来在SMD 焊盘上涂锡浆膏用的。其大小一般与SMD 焊盘一样，尺寸略小。 其他层可以不考虑。 侧视图 底视图 封装底视图 K H K P X R Y W G L

Cadence总结

Cadence总结 一、Capture设计过程 二、新建Project(create a design project) Capture的Project是用来管理相关文件及属性的。新建Project的同时，Capture会自动创建相关的文件，如DSN、OPJ文件等，根据创建的Project类型的不同，生成的文件也不尽相同。 根据不同后续处理的要求，新建Project时必须选择相应的类型。Capture支持四种不同的Project类型。 1、创建工程 首先启动OrCAD CaptureCIS选design entry CIS，如图 然后启动后弹出对话框，对话窗中有很多程序组件，不要选OrCAD Capture，这个组件和OrCAD Capture CIS相比少了很多东西，对元件的管理不方便。选OrCAD Capture CIS，如图：

打开程序界面，这时界面中是空的，只有左下角有一个session log最小化窗口。现在我们可以开始建立工程project。选主菜单file->new->project，弹出project wizard对话框，如图： 在这里选择要建立的工程的类型。因为我们要用它进行原理图设计，所以选schematic 选项。在name对话框中为你的工程起一个名字，最好由清一色的小写字母及数字组成，别加其他符号，如myproject。下面location对话框是你的工程放置在那个文件夹，可以用右边的browse按钮选择位置或在某个位置建立新的文件夹， 在程序主界面走侧的工程管理框中会出现和工程同名的数据库文件。Myproject.dsn是数据库文件，下面包括SCHEMA TIC1和design cache两个文件夹。SCHEMATIC1文件夹中存放原理图的各个页面。当原理图界面上放置元件后，design cache文件夹下会出现该元件的名字路径等信息，这时数据库中的元件缓存，该功能使设计非常方便， 2、工程管理器介绍 界面左侧是工程管理器，用于管理设计中用到的所有资源。包含两个标签File和

candence使用手册仿真分册实用手册

Candence使用手册_仿真分册 前言PCB仿真 Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。 在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。 其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。 在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。

第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。 1.1高速信号与高速设计 随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。当频率超过 50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PCB 板材的电参数影响。当系统时钟频率达到120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。 通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。 实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1所示。 信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的延迟时间，如果传输延迟时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。

Cadence IC设计教程

实验一、Virtuoso Schematic Editor 实验目的：掌握电原理图（schematic）设计输入方法。 边学边做 [1]启动IC Design 软件: 开机后运行Exceed进入服务器SOLARIS登录界面，输入用户名和密码 （由系统管理员提供）； 点击一下cpu disk菜单项上方的三角箭头，点击This Host出现Terminal窗口,(或点击Console 出现Console窗口)； cp /eva01/cdsmgr/ training_IC_data/SchemEd.tar . （提醒：最后是个小点，稍等） tar vxf SchemEd.tar （稍等） cd adelabic5 icfb &(或icms &，你知道后缀&的作用吗？在UNIX命令后加&表示后台运行) 若出现“What’s New”窗口，关掉它。 出现“icfb-log：/…”窗口（CIW：Command Interpreter Window）了吗？ [2]建立新库、新单元以及新视图（view）: 在CIW中，File->New->Library， 在弹出的“New Library”窗口，Name栏中：mylib 选中右下方：* Don’t need techfile OK 查看CIW窗口：Tools->Library Manager，在Library中应有mylib，单击它。 在Library Manager 窗口，File->New->Cellview， 在弹出的“Create New File”窗口Cell Name栏中，nand2 Tool栏中，选Composer-Schematic OK [3]添加元件（实例instance） 在弹出的“Virtuoso Schematic Editing:…”窗口中，左边为工具栏，选instance图标（或i）单击“Add instance”窗口Library栏最右侧Browser, 弹出“Library Browser-…”窗口，Library选analogLib，Cell选nmos4, View选symbol 鼠标回到“Add instance”窗口，Model name栏：trnmos, width: 3.0u , Length: 0.5u，Hide 在“Virtuoso Schematic Editing:…”窗口, 鼠标左键单击一次，间隔一定距离再单击一次，这样就增加了2个nmos4元件，ESC（试一试：先选中一个元件，再q，查看/改变属性）。 仿照上述方法，增加pmos4元件。在“Add instance”窗口，Model name栏：trpmos, width: 2.0u , Length: 0.5u；放置2个pmos4，ESC。（试一试热键f，[，]的功能） [4]添加管脚（PIN）