触发器 计数器

霍邱县陈埠职高2014至2015学年度第二学期

期末考试试卷

考试科目电子线路考试班级14电子

姓名分数

一、填空题：（每空1分，共30分）

1．基本RS触发器有、、功能；D触发器有和功能。

2．同步RS触发器具有、和的功能。

3．欲使JK触发器实现1+=

n n

Q Q的功能，则输入端J应接，K应接。

4. 欲将JK触发器转换为T触发器，只需令J= = ，去掉JK触发器的和两种功能即可。

5. 对于时序逻辑电路来说，某一时刻电路的输出不仅取决于当时的，而且还取决于电路。所以时序电路具有性。

6. 计数器的主要用途是对脉冲进行，也可以用作和等。

8. 计数器按计数进位制，常用的有、计数器。

9. 用来累计和寄存输入脉冲数目的部件称为。

10. 寄存器可分成寄存器和寄存器。

11. 寄存器主要用来暂时存放，是一种常用的时序逻辑部件。

12. 一个触发器可以构成位二进制计数器，若需要表示n位二进制数，则需要个触发器。

13. 在计数器中，若触发器的时钟脉冲不是同一个，各触发器状态的更新有先有后，则这种计数器称为。

14. 在计数器中，当计数脉冲输入时，所有触发器同时翻转，即各触发器状态的改变是同时进行的，这种计数器称为

二、选择题：（每题2分，共20分）

1．具有“置0”“置1“保持”和“翻转”功能的触发器叫（）。

A. JK触发器

B. D触发器

C. T触发器

D.同步RS触发器

2.将JK触发器置成1状态，需在J、K控制输入端加的信号是（）

A.J=1，K=1

B.J=0，K=0

C.J=0，K=1

D.J=1，K=0

3.JK触发器，输入J=0，K=1,CP脉冲作用后，触发器状态应为（）

A.0

B. 1

C. 0、1均可

D.状态不确定

4. 以下触发器受输入信号直接触发的是（）。

A. 基本RS触发器

B. 同步RS触发器

C.JK触发器

5.不能用作计数器的触发器是（）。

A. 同步RS触发器

B. 边沿D触发器

C.边沿JK触发器

6. 一个4位二进制加法计数器起始状态为1001，当接到4个脉冲时，触发器状态为（）。

A. 0011

B. 0100

C. 1101

D. 1100

7. 构成计数器的基本单元是（）。

A. 与非门

B. 或非门

C. 触发器

D. 放大器

8. 4位二进制计数器有（）计数状态。

A. 4个

B. 8个

C.16个

D. 32个

9. 一位8421BCD码十进制计数器至少需要（）个触发器。

A. 3个

B. 4个

C. 5个

D. 6个

10. 寄存器由（）组成。

A. 门电路

B. 触发器

C. 触发器和具有控制作用的门电路。三．分析题

1.若JK触发器初态为0，试根据图4中CP、J、K端波形画出Q

，

Q

的波形。

2. 在图2所示的逻辑电路中，试画出Q1和Q2端的波形，时钟脉冲的波形CP 如图所示。设初始状态Q1=Q2=0。

利用D触发器构成计数器

数字电路实验设计： D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下： 说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为 二、设计方案： 用触发器组成计数器。触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。如果把n个触发器串起来，就可以表示n位二进制数。对于十进制计数器，它的10 个数码要求有 10 个状态，要用4位二进制数来构成。下图是由D触发器组成的4位异步二进制加法计数器。

三、实验台： 四、布线： 1、将芯片（1）的引脚4、10连到一起， 2、将芯片（2）的引脚4、10连到一起， 3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起， 4、将芯片（1）的引脚10连到+5V； 5、将芯片（1）的引脚1、13连到一起， 6、将芯片（2）的引脚1、13连到一起， 7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，

8、将芯片（1）的引脚13连到+5V； 9、将芯片（1）的引脚3接到时钟信号CP 10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚11 11、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚3 12、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚11 13、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q3 14、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。 五、验证： 接通电源on，默认输出原始状态0000 每输入一个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111 （学习的目的是增长知识，提高能力，相信一分耕耘一分收获，努力就一定可以获得应有的回报）

触发器、计数器及其应用实验

195 实验18 触发器、计数器及其应用 一、实验目的 1. 掌握集成J-K 触发器和D 触发器的逻辑功能，学习用触发器组成计数器。 2. 掌握集成计数器74LS290的逻辑功能和使用方法。 3. 学习中规模集成显示译码器和数码显示器配套使用的方法。 二、实验原理 1．触发器 常见的集成触发器有D 触发器和JK 触发器，根据电路结构，触发器受时钟脉冲触发的方式有维持阻塞型和主从型。维持阻塞型又称边沿触发方式，触发状态的转换发生在时钟脉冲的上升或下降沿。而主从型触发方式状态的转换分两个阶段，在CP=1期间完成数据存入，在CP 从1变为0时完成状态转换。 ① JK 触发器：在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK 触发器，是下降边沿触发的边沿触发器。引脚如图4.18.1所示。 U CC 1R D 2R D 2CP 2K 2J 2S D 2Q ________1CP 1K 1J 1S D 1Q 1Q 2Q GND ________123456789 10 11 12 13 14 15 16 74LS112 图4.18.1 74LS112双JK 触发器外引线排列 JK 触发器的状态方程为：n n n Q K Q J Q +=+1 J 和K 是数据输入端，是触发器状态更新的依据，若J 、K 有两个或两个以上输入端时，组成“与”的关系。后沿触发JK 触发器的功能如表4.18.1所示。 JK 触发器常被用作缓冲存储器，移位寄存器和计数器。 表4.18.1 74LS112双JK 触发器逻辑功能表 ② D 触发器：在输入信号为单端的情况下，常使用D 触发器。其输出状态的更新发生在

利用D触发器构成计数器

利用D触发器构成计数 器 TYYGROUP system office room 【TYYUA16H-TYY-TYYYUA8Q8-

数字电路实验设计： D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下： 说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为 二、设计方案： 用触发器组成计数器。触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。如果把n个触发器串起来，就可以表示n位二进制数。对于十进制计数器，它的10 个数码要求有 10 个状态，要用4位二进制数来构成。下图是由D触发器组成的4位异步二进制加法计数器。 三、实验台： 四、布线： 1、将芯片（1）的引脚4、10连到一起， 2、将芯片（2）的引脚4、10连到一起， 3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起， 4、将芯片（1）的引脚10连到+5V； 5、将芯片（1）的引脚1、13连到一起， 6、将芯片（2）的引脚1、13连到一起， 7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起， 8、将芯片（1）的引脚13连到+5V； 9、将芯片（1）的引脚3接到时钟信号CP 10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚11 11、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚3 12、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚11 13、将芯片（1）的引脚5、9分别接到Q 0、Q 1 ，再将芯片（2）的引脚5、9分 别接到Q 2、Q 3 14、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。

实验五计数器的设计实验报告

实验五计数器的设计——实验报告 邱兆丰 15331260 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 1、实验箱、万用表、示波器、 2、74LS73，74LS00，74LS08，74LS20 三、实验原理 1．计数器的工作原理 递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。 双向计数器-----可增可减，由控制端来决定。 2．集成J-K触发器74LS73 ⑴符号： 图1 J-K触发器符号

⑵功能： 表1 J-K触发器功能表 ⑶状态转换图： 图2 J-K触发器状态转换图

⑷特性方程： ⑸注意事项： ①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。 ①触发器的两个输出负载不能过分悬殊，否则会出现误翻。 ② J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。3．时序电路的设计步骤 内容见实验预习。 四、实验内容 1．用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出波形。2．用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出波形。3．设计一个仿74LS194 4．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：5.考虑增加一个控制变量D，当D=0时，计数器按自定义内容运行，当D=1时，反方向运行 五、实验设计及数据与处理 实验一

16进制异步计数器 设计原理：除最低级外，每一级触发器用上一级触发器的输出作时钟输入，JK都接HIGH，使得低一级的触发器从1变0时高一级触发器恰好接收下降沿信号实现输出翻转。实验二 16进制同步计数器 设计原理：除最低级外，每一级的JK输入都为所有低级的输出的“与”运算结果实验三 仿74LS194 设计原理：前两个开关作选择端输入，下面四个开关模仿预置数输入，再下面两个开关模仿左移、右移的输入，最后一个开关模仿清零输入。四个触发器用同一时钟输入作CLK输入。用2个非门与三个与门做成了一个简单译码器。对于每一个触发器，JK输入总为一对相反值，即总是让输入值作为输出值输入。对于每一个输入，当模式“重置”输出为1时，其与预置值结果即触发器输入；当模式“右移”、“左移”输出为1时，其值为上一位或下一位对应值；当各模式输出均为0时各触发器输入为0，使输出为0。 实验四 设计原理： 在12进制同步计数器中，输出的状态只由前一周期的状态决定，而与外来输入无关，因此目标电路为Moore型。而数字电路只有0和1两种状态，因此目标电路要表达12种状态需

FPGA触发器与计数器实验报告

上海电力学院FPGA应用开发实验报告 实验名称：触发器与计数器 专业：电子科学与技术 姓名： 班级： 学号：

1.触发器功能的模拟实现 实验目的： 1．掌握触发器功能的测试方法。 2．掌握基本RS触发器的组成及工作原理。 3．掌握集成JK触发器和D触发器的逻辑功能及触发方式。 4．掌握几种主要触发器之间相互转换的方法。 5．通过实验，体会EPLD芯片的高集成度和多I/O口。 实验说明： 将基本RS触发器，同步RS触发器，集成J-K触发器，D触发器同时集一个FPGA芯片中模拟其功能，并研究其相互转化的方法。 实验的具体实现要连线测试，实验原理如图所示：

2.计数器 在VHDL中，可以用Q<=Q+1简单地实现一个计数器，也可以用LPM来实现。下面分别对这两种方法进行介绍。 方法一： 第1步：新建一个Quartus项目。 第2步：建立一个VHDL文件，实现一个8位计数器。计数器从“00000000”开始计到“11111111”，计数器的模是256。计数器模块还需要包含一个时钟clock、一个使能信号en、一个异步清0信号aclr和一个同步数据加载信号sload。模块符号如下图所示： 第3步：VHDL代码如下：

第4步：将VHDL文件另存为counter_8bit.vhd，并将其设定为项目的最顶层文件，再进行语法检查。 第5步：语法检查通过以后，用KEY[0]表示clock，SW[7..0]表示data，SW[8~10]分别表示en、sload和aclr；LEDR[7..0]表示q。 第6步：引脚分配完成后，编译并下载。 第7步：修改上述代码，把计数器的模更改为100，应如何操作。 模为100的计数器，VHDL代码如下：

用JK触发器和门电路设计一个4位格雷码计数器

福建农林大学金山学院 课程设计报告 课程名称：数字逻辑 课程设计题目：用JK触发器和门电路设计一个4位 格雷码计数器 姓名： 系： 专业： 年级： 学号： 指导教师： 职称： 2011年6 月29 日

用JK触发器和门电路设计一个4位格雷码计数器 一、实验目的 1、用JK触发器和门电路设计一个4位格雷码计数器。 2、加强对格雷码的认识。 3、熟悉对JK触发器的使用。 4、利用仿真软件Multisim对数字电路进行仿真和实现。 二、仿真软件Multisim介绍 （注：因为本课程设计用的是2011年的版本，所以对此进行简单的介绍） ⑴仿真软件：NI Multisim软件是一个专门用于电子电路仿真与设计的EDA 工具软件。作为Windows 下运行的个人桌面电子设计工具，NI Multisim 是一个完整的集成化设计环境。NI Multisim计算机仿真与虚拟仪器技术可以很好地解决理论教学与实际动手实验相脱节的这一问题。学员可以很方便地把刚刚学到的理论知识用计算机仿真真实的再现出来，并且可以用虚拟仪器技术创造出真正属于自己的仪表。NI Multisim软件绝对是电子学教学的首选软件工具。 ⑵特点：①直观的图形界面。②丰富的元器件。③强大的仿真能力。④丰富的测试仪器。⑤完备的分析手段。⑥独特的射频(RF)模块。⑦强大的MCU模块。 ⑧完善的后处理。⑨详细的报告。⑩兼容性好的信息转换。 三、实验步骤（包括设计过程、仿真结果和结果分析） ⒈设计过程

8 1 1 0 0 0 9 1 1 0 1 0 10 1 1 1 1 0 11 1 1 1 0 0 12 1 0 1 0 0 13 1 0 1 1 0 14 1 0 0 1 0 15 1 0 0 0 1 16 0 0 0 0 0 ② 按状态转换表的计数顺序可得****3210Q Q Q Q 的卡诺图： 从而分别得出*3Q 、*2Q 、*1Q 、*0Q 、C 的卡诺图：

触发器、计数器及其应用

实验八触发器、计数器及其应用 一、实验目的 1. 掌握集成J-K 触发器和D触发器的逻辑功能，学习用触发器组成计数器。 2. 掌握集成计数器74LS290 的逻辑功能和使用方法。 3. 学习中规模集成显示译码器和数码显示器配套使用的方法。 二、实验属性 综合性实验 三、实验仪器设备及器材 数字实验箱1台；直流稳压电源1 台；信号发生器1台；74LS112、74LS74、74LS290； 译码显示电路板等。 四、实验要求 1．预习有关触发器、计数器的内容。 2．预习有关译码器的工作原理。 3．绘出各实验内容的详细线路图。 4．拟出各实验内容所需的测试记录表格。 五、实验原理 1．触发器 常见的集成触发器有D触发器和J K 触发器，根据电路结构，触发器受时钟脉冲触发的方式有维持阻塞型和主从型。维持阻塞型又称边沿触发方式，触发状态的转换发生在时钟脉冲的上升或下降沿。而主从型触发方式状态的转换分两个阶段，在CP=1 期间完成数据存入，在C P 从1变为0时完成状态转换。 2．计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。 根据计数体制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。 目前，无论是TTL 还是CMOS 集成电路，都有品种较齐全的中规模集成计数电路。 使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 3．译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示还用于数据分配、存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。 六、实验内容与步骤 1.J-K触发器 （1）改变J、K、CP 端状态，观察Q、 Q状态变化，观察触发器状态更新是否发生在CP 脉冲的下降沿。 （2）按图10.7 接线，用74LS112 双JK 触发器构成同步三进制加法计数器

数电(触发器 计数器 分配器 )

实验八 触发器及其应用 一、实验目的 1、掌握基本RS 、JK 、D 和T 触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 5、CMOS 触发器 （1）CMOS 边沿型D 触发器 CC4013是由CMOS 传输门构成的边沿型D 触发器。它是上升沿触发的双D 触 发器，表8－5为其功能表，图8－7为引脚排列。表8－5 图8－7 双上升沿D 触发器 （2）CMOS 边沿型JK 触发器 CC4027是由CMOS 传输门构成的边沿型JK 触发器，它是上升沿触发的双JK 触发器，表8－6为其功能表，图8－8为引脚排列。表8－6 图8－8 双上升沿J －K 触发器

CMOS触发器的直接置位、复位输入端S和R是高电平有效，当S＝1（或R＝1）时，触发器将不受其它输入端所处状态的影响，使触发器直接接置1（或置0）。但直接置位、复位输入端S和R必须遵守RS＝0的约束条件。CMOS触发器在按逻辑功能工作时，S和R必须均置0。 实验九计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、用D触发器构成异步二进制加／减计数器 图9－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。 图9－1 四位二进制异步加法计数器 若将图9－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引

FPGA_触发器与计数器实验报告

电力学院 FPGA应用开发实验报告 实验名称：触发器与计数器 专业：电子科学与技术 姓名： 班级： 学号：

1.触发器功能的模拟实现 实验目的： 1．掌握触发器功能的测试方法。 2．掌握基本RS触发器的组成及工作原理。 3．掌握集成JK触发器和D触发器的逻辑功能及触发方式。 4．掌握几种主要触发器之间相互转换的方法。 5．通过实验，体会EPLD芯片的高集成度和多I/O口。 实验说明： 将基本RS触发器，同步RS触发器，集成J-K触发器，D触发器同时集一个FPGA芯片中模拟其功能，并研究其相互转化的方法。 实验的具体实现要连线测试，实验原理如图所示：

2.计数器 在VHDL中，可以用Q<=Q+1简单地实现一个计数器，也可以用LPM来实现。下面分别对这两种方法进行介绍。 方法一： 第1步：新建一个Quartus项目。 第2步：建立一个VHDL文件，实现一个8位计数器。计数器从“00000000”开始计到“11111111”，计数器的模是256。计数器模块还需要包含一个时钟clock、一个使能信号en、一个异步清0信号aclr和一个同步数据加载信号sload。模块符号如下图所示： 第3步：VHDL代码如下： 第4步：将VHDL文件另存为counter_8bit.vhd，并将其设定为项目的最顶层文件，再进行语法检查。

第5步：语法检查通过以后，用KEY[0]表示clock，SW[7..0]表示data，SW[8~10]分别表示en、sload和aclr；LEDR[7..0]表示q。 第6步：引脚分配完成后，编译并下载。 第7步：修改上述代码，把计数器的模更改为100，应如何操作。 模为100的计数器，VHDL代码如下： 方法二：使用LPM实现8位计数器。 LPM是指参数化功能模块，用LPM可以非常方便快捷地实现一个计数器。 第1步：选择Tools->MegaWizard Plug-In Manager命令，打开如下图所示的对话框。

电子实验报告用D触发器做十进制计数器

计数器实际上是对时钟脉冲进行计数，每来一个脉冲，计数器状态改变一次。 8421 BCD 码十进制加计数器在每个时钟脉冲作用下，触发器输出编码值加 1, 编码顺序与8421 BCD 码一样，每个时钟脉冲完成一个计数周期。由于电路的状 态数、状态转换关系及状态编码都是明确的，因此设计过程较简单。 4. 实验过程 1） 列出状态表 十进制计数器共有十个状态，需要4个D 触发器构成，其状态表1-1所示。 表1-18421 BCD 码同步十进制加计数器的状态表 计数脉冲 CP 的顺序 状态 状态（激励信号） Q3 Q2 Q1 Q0 Q3 (D3) Q2 (D2) Q1 (D1) Q3 (0D0) 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 1 0 0 4 0 1 0 0 0 1 0 1 5 0 1 0 1 0 1 1 0 6 0 1 1 0 0 1 1 1 7 1 1 1 1 1. 实验内容 用D 触发器设计一个同步十进制计数器 2. 实验器材 3. 实验原理

10 0 1 (2)确定激励方程组 按表1-1可画出触发器激励信号的卡诺图，如图 4个触发器组合16个状态(0000 - 1111)，其中有6个转台(1010 - 1111 )在 8421 BCD 码十进制计数器中是无效状态， 表示。于是，得到激励方程组： 1-1所示。 在图 1-1所示的卡诺图中以无关项X Q Q ； Q. y Q" r Q, Q, Q ； Qs Q. < y Q ：

图1-1 (3)画出逻辑图，并且检查自启动能力 检查激励方程组可画出逻辑图，如图1-2所示。 为之地电平有效，如果系统没有复位信号，电路的 平计数器能够正常工作。 卡诺图 图中，各触发器的直接置0端 RESET 输入端应保持为高电

利用D触发器构成计数器

利用D触发器构成计数 器 Document serial number【KK89K-LLS98YT-SS8CB-SSUT-SST108】

数字电路实验设计： D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下： 说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为 二、设计方案： 用触发器组成计数器。触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。如果把n个触发器串起来，就可以表示n位二进制数。对于十进制计数器，它的10 个数码要求有 10 个状态，要用4位二进制数来构成。下图是由D触发器组成的4位异步二进制加法计数器。 三、实验台： 四、布线： 1、将芯片（1）的引脚4、10连到一起， 2、将芯片（2）的引脚4、10连到一起， 3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起， 4、将芯片（1）的引脚10连到+5V； 5、将芯片（1）的引脚1、13连到一起， 6、将芯片（2）的引脚1、13连到一起， 7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起， 8、将芯片（1）的引脚13连到+5V； 9、将芯片（1）的引脚3接到时钟信号CP 10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚11 11、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚3 12、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚11 13、将芯片（1）的引脚5、9分别接到Q 0、Q 1 ，再将芯片（2）的引脚5、9分 别接到Q 2、Q 3 14、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。

江苏中职触发器练习题

一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。 2．D 触发器的特性方程为 ___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。 7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ____计数器和____ ___计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。 15．欲将某时钟频率为32MHz的CP变为16MHz的CP，需要二进制计数器个。 16. 在各种寄存器中，存放 N 位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。 20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为____ ___。

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计数器的原理 计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。 计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。计数器 按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、 减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、 十进制计数器和任意进制计数器。 一、计数器的工作原理 1、二进制计数器 （ 1）异步二进制加法计数器图1所示为用JK 触发器组成的 4 位异步二进制加法计 数器逻辑图。图中 4 个触发器F0~F3均处于计数工作状态。计数脉冲从最低位触发器F0的CP 端输入，每输入一个计数脉冲，F0的状态改变一次。低位触发器的Q 端与高位触发器的 CP 端相连。每当低位触发器的状态由 1 变 0 时，即输出一负跳变脉冲时，高位触发器翻转。 各触发器置0 端 R D并联，作为清0 端，清 0 后，使触发器初态为0000。当第一个计数脉冲 输入后，脉冲后沿使F0的 Q0由 0 变 1， F1、 F2、 F3均保持 0 态，计数器的状态为0001；当 图 1 4 位异步二进制加法计数器 第二个计数脉冲输入后，Q0由 1 变为 0，但 Q0的这个负跳变加至F1的 CP 端，使 Q1由 0 变为 1，而此时 F3 2 仍保持 0 状态，计数器的状态为0010 0 、 F 。依此类推，对于 F 来说，每 来一个计数脉冲后沿，Q 的状态就改变，而对于F、F、F 来说，则要看前一位输出端Q 0 1 2 3 是否从 1 跳到 0，即后沿到来时，其输出端的状态才改变，否则Q1、 Q2、Q3端的状态同前 一个状态一样。这样在第15 个计数脉冲输入后，计数器的状态为1111，第 16 个计数脉冲 输入，计数器恢复为0000。 由上述分析可知，一个 4 位二进制加法计数器有24=16 种状态，每经过十六个计数脉冲， 计数器的状态就循环一次。通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此， 4 位二进制计数器也可称之为 1 位十六进制（模16）计数器。表 1 所示为 4 位二进制加法计数器的状态表。计数脉冲和各触发器输出端的波形如图 2 所示。 图 2 直观地反映出最低位触发器Q0在 CP 脉冲后沿触发，而各高位触发器又是在相邻 低位触发器输出波形的后沿触发。从图中还可以看出每经过一级触发器，脉冲波形的周期就 增加 1 倍，即频率降低一半，则从Q0引出的脉冲对计数脉冲为两（21）分频，从Q1引出的 脉冲对计数脉冲为四（22）分频，依此类推，从n 位触发器输出端Q n引出的脉冲对计数脉 冲为 2n分频，因此，计数器可以用于分频电路。 对异步二进制加法计数器的特点归纳如下：

用JKFF触发器设计一个模为4的同步计数器上课讲义

用J K F F触发器设计一个模为4的同步计 数器

题目：用JKFF 触发器设计一个模为4的加法计数器 步骤1 分析题意。 由题意知，待设计的模4同步计数器，且不要求加载初值。故电路只需时钟输入端clk ，clk 作为电路的同步时钟，不必当做输入变量对待；输出一个4进制数2个输出端，记为Q0Q1。要有输出信号Z ，故共需要3个输出端。因输出量Q0Q1就是计数值，故采用Moore 型电路较为合适。 步骤2 建立原始状态图 模4计数器要求有4个记忆状态，且逢4进1。由此作图: /z ?? /↑/1 ↓/0 ??←0 /步骤3 状态分配 由于最大模值为4，因此必须取最大代码位数n=2.假设令S 0=00，S 1=01，S 2=10，S 3=11，则可以做出状态转移表：

步骤4 选触发器，求时钟，输出，状态，驱动方程。 因需要2个二进制代码，选用2个CP 下降沿触发的JK 触发器，分别用FF 0，FF 1表示。 由于采用同步方案，故时钟方程为： CP 0=CP 1=CP 2 由表可以做出次态卡诺图及输出卡诺图，根据卡诺图求出次态方程式，不化简，以便使之与JK 触发器的特性方程的形式一致,与JK 触发器的特性方程 n n n Q K Q J Q +=+1 比较可得到驱动方程式。 10Q n =+, 1 0,10Q K Q J == 11101011,1,Q K J Q Q Q Q Q n == +=+

10Q Q Y = 步骤5 检查电路能不自启动 1 010Q Q Q n ⊕=+=0 1 0101n 1Q Q Q Q Q +=+=0 可见11的次态为有效状态00，电路能够自动启动。 步骤6 画出原理图 1 0 1

门电D触发器与8位计数器的设计

数字逻辑课程实验报告 实验名称门电D触发器与8位计数器的设计 实验人姓名 学号 班级 同组人姓名 实验时间 成绩

一、实验内容 1．带复位的D触发器（边沿触发）； 2．8位计数器的设计；（具有异步清0和同步计数功能） 二、实验原理 带复位的D触发器（边沿触发） 1.系统输入输出确定 3个输入reset、d、clk（脉冲），2个输出q、qb 2.真值表 reset d clk q qb 0 0 上升沿0 1 1 0 上升沿0 1 1 1 上升沿 1 0 3.电路图 4.VHDL程序源代码 LIBRARY ieee; use ieee.std_logic_1164.all; entity DCF is port(clk,d:in std_logic; reset:in std_logic; q,qb:out std_logic); end Dcf;

architecture rtl of Dcf is begin process(clk) begin if(clk 'event and clk='1')then if(reset='0')then q<='0'; qb<='1'; else q<=d; qb<=not d; end if; end if; end process; end rtl; 8位计数器的设计 1、系统输入输出确定 4个输入clk,r,s,en ，1个输出co ，q 即可作为输入也可以是输出。 2、真值表 r 1 0 0 0 s d 1 0 0 clk d 上升沿 上升沿 d en d d 1 0 q0 0 0 计数加1 保持不变 q1 0 0 q2 0 0 q3 0 0 q4 0 0 q5 0 0 q6 0 0 q7 3、电路图

触发器 计数器

霍邱县陈埠职高2014至2015学年度第二学期 期末考试试卷 考试科目电子线路考试班级14电子 姓名分数 一、填空题：（每空1分，共30分） 1．基本RS触发器有、、功能；D触发器有和功能。 2．同步RS触发器具有、和的功能。 3．欲使JK触发器实现1+= n n Q Q的功能，则输入端J应接，K应接。 4. 欲将JK触发器转换为T触发器，只需令J= = ，去掉JK触发器的和两种功能即可。 5. 对于时序逻辑电路来说，某一时刻电路的输出不仅取决于当时的，而且还取决于电路。所以时序电路具有性。 6. 计数器的主要用途是对脉冲进行，也可以用作和等。 8. 计数器按计数进位制，常用的有、计数器。 9. 用来累计和寄存输入脉冲数目的部件称为。 10. 寄存器可分成寄存器和寄存器。 11. 寄存器主要用来暂时存放，是一种常用的时序逻辑部件。 12. 一个触发器可以构成位二进制计数器，若需要表示n位二进制数，则需要个触发器。 13. 在计数器中，若触发器的时钟脉冲不是同一个，各触发器状态的更新有先有后，则这种计数器称为。

14. 在计数器中，当计数脉冲输入时，所有触发器同时翻转，即各触发器状态的改变是同时进行的，这种计数器称为 二、选择题：（每题2分，共20分） 1．具有“置0”“置1“保持”和“翻转”功能的触发器叫（）。 A. JK触发器 B. D触发器 C. T触发器 D.同步RS触发器 2.将JK触发器置成1状态，需在J、K控制输入端加的信号是（） A.J=1，K=1 B.J=0，K=0 C.J=0，K=1 D.J=1，K=0 3.JK触发器，输入J=0，K=1,CP脉冲作用后，触发器状态应为（） A.0 B. 1 C. 0、1均可 D.状态不确定 4. 以下触发器受输入信号直接触发的是（）。 A. 基本RS触发器 B. 同步RS触发器 C.JK触发器 5.不能用作计数器的触发器是（）。 A. 同步RS触发器 B. 边沿D触发器 C.边沿JK触发器 6. 一个4位二进制加法计数器起始状态为1001，当接到4个脉冲时，触发器状态为（）。 A. 0011 B. 0100 C. 1101 D. 1100 7. 构成计数器的基本单元是（）。 A. 与非门 B. 或非门 C. 触发器 D. 放大器 8. 4位二进制计数器有（）计数状态。 A. 4个 B. 8个 C.16个 D. 32个 9. 一位8421BCD码十进制计数器至少需要（）个触发器。 A. 3个 B. 4个 C. 5个 D. 6个

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此文档下载后即可编辑 计数器的原理 计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。 一、计数器的工作原理 1、二进制计数器 （1）异步二进制加法计数器 图1所示为用JK 触发器组成的4位异步二进制加法计数器逻辑图。图中4个触发器F 0~F 3均处于计数工作状态。计数脉冲从最低位触发器F 0的CP 端输入，每输入一个计数脉冲，F 0的状态改变一次。低位触发器的Q 端与高位触发器的CP 端相连。每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。各触发器置0端R D 并联，作为清0端，清0后，使触发器初态为0000。当第一个计数脉冲输入后，脉冲后沿使F 0的Q 0由0变1，F 1、F 2、F 3均保持0态，计数器的状态为0001；当 图1 4位异步二进制加法计数器 第二个计数脉冲输入后，Q 0由1变为0，但Q 0的这个负跳变加至F 1的CP 端，使Q 1由0变为1，而此时F 3、F 2仍保持0状态，

计数器的状态为0010。依此类推，对于F 0来说，每来一个计数脉冲后沿，Q 0的状态就改变，而对于F 1、F 2、F 3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q 1、Q 2、Q 3端的状态同前一个状态一样。这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。 由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。表1所示为4位二进制加法计数器的状态表。计数脉冲和各触发器输出端的波形如图2所示。 图2直观地反映出最低位触发器Q 0在CP 脉冲后沿触发，而各高位触发器又是在相邻低位触发器输出波形的后沿触发。从图中还可以看出每经过一级触发器，脉冲波形的周期就增加1倍，即频率降低一半，则从Q 0引出的脉冲对计数脉冲为两（21）分频，从Q 1引出的脉冲对计数脉冲为四（22）分频 ，依此类推，从n 位触发器输出端Q n 引出的脉冲对计数脉冲为2n 分频，因此，计数器可以用于分频电路。 对异步二进制加法计数器的特点归纳如下： 1）计数器由若干个计数型触发器所组成，各触发器之间的连接方式取决于触发器的类型。如由脉冲下降沿触发的触发器组成，则进位信号从Q 端引出，如用脉冲上升沿触发的触发器构成计数器，则进位信号从Q 端引出。 2）n 个触发器具有2n 个状态，其计数容量（即能记住的最大二进制数）为2n -1。 表1 4位异步二进制加法计数器状态表

如何用JK触发器设计计数器

3)按计数增减分:加法计数器,减法计数器,加/减法计数器. 7.3.1 异步计数器 一,异步二进制计数器 1,异步二进制加法计数器 分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器. 分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一 级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析 出其逻辑功能. 2,异步二进制减法计数器 减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推. 注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式. (2)CT74LS161的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 4,反馈置数法获得N进制计数器 方法如下: ·写出状态SN-1的二进制代码. ·求归零逻辑,即求置数控制端的逻辑表达式. ·画连线图. (集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有 74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有 74LS161,74LS160;有的只具有异步清零功能,如 CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等) 试用CT74LS161构成模小于16的N进制计数器 5,同步二进制加/减计数器 二,同步十进制加法计数器 8421BCD码同步十进制加法计数器电路分析 三,集成同计数器 1,集成十进制同步加法计数器CT74LS160 (1)CT74LS160的引脚排列和逻辑功能示意图 图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图 (2)CT74LS160的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 2.集成十进制同步加/减计数器CT74LS190 其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示. 集成计数器小结: 集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与

基于D触发器的四位格雷码加计数器的设计

基于D触发器的四位格雷码加计数器的设计 集团文件发布号：（9816-UATWW-MWUB-WUNN-INNUL-DQQTY-

大作业4----基于D触发器的四位格雷码加1计数器的设计 Q4(t+1)Q3(t+1)Q2(t+1)Q1(t+1) 化简得到： Q4(t+1)= Q4Q1+Q4Q2+Q3Q2Q1 Q3(t+1)= Q4 Q2Q1 +Q3Q1+Q3Q2 Q2(t+1)=Q2Q1 +Q4Q3 Q1+Q4Q3Q1 Q1(t+1)= Q4Q3Q2 +Q4 Q3Q2+Q4Q3Q2 +Q4Q3 Q2 根据D触发器的特性方程Q（t+1）=D，可得4个激励方程得D4=Q4Q1Q2 +Q3Q2Q1 D3=Q4 Q2Q1 +Q3Q1 Q2 D2= Q2Q1 +Q1(Q4⊙Q3) D1=Q4 (Q3⊙Q2)+Q4(Q3⊕Q2)=Q4⊕(Q3⊙Q2) 二、仿真

1、原理图 2、编译原理图 3、波形仿真 4、波形编译 5、设定I/O 6、生成逻辑符号 三、增加异步清零和计数使能 增加两个输入端，clr和EN，为1时两个端口有效。 四、代码 module A(cp,state); parameter S0=4'b0000,S1=4'b0001,S2=4'b0011,S3=4'b0010,S4=4'b0110, S5=4'b0111,S6=4'b0101,S7=4'b0100,S8=4'b1100,S9=4'b1000; input cp; output [4:1]state; reg [4:1]state; always@(posedge cp) case(state) S0: state<=S1; S1: state<=S2; S2: state<=S3;

基于D触发器的四位格雷码加计数器的设计

大作业4----基于D触发器的四位格雷码加1计数器的设计 一、状态图 Q4(t+1)Q3(t+1)Q2(t+1)Q1(t+1) 化简得到： Q4(t+1)= Q4Q1+Q4Q2+Q3Q2Q1 Q3(t+1)= Q4 Q2Q1 +Q3Q1+Q3Q2 Q2(t+1)=Q2Q1 +Q4Q3 Q1+Q4Q3Q1 Q1(t+1)= Q4Q3Q2 +Q4 Q3Q2+Q4Q3Q2 +Q4Q3 Q2 根据D触发器的特性方程Q（t+1）=D，可得4个激励方程得 D4=Q4Q1Q2 +Q3Q2Q1 D3=Q4 Q2Q1 +Q3Q1 Q2 D2= Q2Q1 +Q1(Q4⊙Q3) D1=Q4 (Q3⊙Q2)+Q4(Q3⊕Q2)=Q4⊕(Q3⊙Q2) 二、仿真 1、原理图 2、编译原理图 3、波形仿真 4、波形编译 5、设定I/O 6、生成逻辑符号 三、增加异步清零和计数使能 增加两个输入端，clr和EN，为1时两个端口有效。

四、代码 module A(cp,state); parameter S0=4'b0000,S1=4'b0001,S2=4'b0011,S3=4'b0010,S4=4'b0110, S5=4'b0111,S6=4'b0101,S7=4'b0100,S8=4'b1100,S9=4'b1000; input cp; output [4:1]state; reg [4:1]state; always@(posedge cp) case(state) S0: state<=S1; S1: state<=S2; S2: state<=S3; S3: state<=S4; S4: state<=S5; S5: state<=S6; S6: state<=S7; S7: state<=S8; S8: state<=S9; S9: state<=S0; default state<=S0; endcase endmodule 五、总结 D 型触发器的输入输出关系简单明了，通过状态图等画出卡诺图，得到输入输出关系是多位寄存器的基本结构。HDL考虑现态和次态的关系。通过这次大作业，更加深入了解了触发器，也巩固了之前有关卡诺图的知识。