逻辑电平设计规范
逻辑电平设计规范
1、TTL 器件和 CMOS 器件的逻辑电平
1.1：逻辑电平的一些概念
要了解逻辑电平的内容，首先要知道以下几个概念的含义：
1：输入高电平（VIH）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于 VIH 时，则认为输入电平为高电平。
2：输入低电平（VIL）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于 VIL 时，则认为输入电平为低电平。
3：输出高电平（VOH）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此 VOH。
4：输出低电平（VOL）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此 VOL。
5：阀值电平(VT)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转作时的电平。它是一个界于 VIL、VIH 之间的电压值，对于 CMOS 电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> VIH，输入低电平 不稳定状态。 对于一般的逻辑电平，以上参数的关系如下： VOH > VIH > VT > VIL > VOL。 6：IOH：逻辑门输出为高电平时的负载电流（为拉电流）。 7：IOL：逻辑门输出为低电平时的负载电流（为灌电流）。 8：IIH：逻辑门输入为高电平时的电流（为灌电流）。 9：IIL：逻辑门输入为低电平时的电流（为拉电流）。 扇出能力也就是输出驱动能力，通常用驱动同类器件的数量来衡量。 TTL：扇出能力一般在 10 左右。 CMOS：静态时扇出能力达 1000 以上，但 CMOS 的交流（动态）扇出能力没有这样高，要根据工作频率和负载电容来考虑决定。 限制因素是输入信号上升时间：本身输出 电阻和下级输入电容形成积分电路影响输入信号的上升时间（输入信号从低电平上升到VIH min 所需时间），实际电路当中，尽量使被驱动输入端限制在 10 以内。 ECL：由于 ECL 的工作速度高，考虑到负载电容的影响， ECL 的扇出一般限制在10 以内。 门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的 TTL、 CMOS、 ECL 门分别称为集电极开路（ OC）、漏极开路（ OD）、发射极开路（ OE），使用时应审查是否接上拉电阻（ OC、 OD 门）或下拉电阻 （ OE 门），以及电阻阻值是否合适。对于集电极开路（ OC）门，其上拉电阻阻值 RL 应 满足下面条件： （ 1）：RL < （ VCC－VOH） /（ n*IOH＋m*IIH） （ 2）：RL > （ VCC－VOL） /（ IOL＋m*IIL） 其中 n：线与的开路门数；m：被驱动的输入端数。 1.2：常用的逻辑电平 逻辑电平：有 TTL、 CMOS、 ECL、 PECL、 GTL；RS232、 RS422、 LVDS 等。 其中 TTL 和 CMOS 的逻辑电平按典型电压可分为四类：5V 系列（ 5V TTL 和 5VCMOS）、 3.3V系列， 2.5V 系列和 1.8V 系列。 5V TTL 和 5V CMOS 逻辑电平是通用的逻辑电平。 3.3V 及以下的逻辑电平被称为低电压逻辑电平，常用的为 LVTTL 电平。低电压的逻辑电平还有 2.5V 和 1.8V 两种。 ECL/PECL 和 LVDS 是差分输入输出。 RS-422/485 和 RS-232 是串口的接口标准， RS-422/485 是差分输入输出， RS-232是单端输入输。 1.3开路门 门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路（OC）门，其上拉电阻阻值RL应满足下面条件： （1）：RL < （VCC－Voh）/（n*Ioh＋m*Iih） 拉电流尽可能大 （2）：RL > （VCC－Vol） /（Iol＋m*Iil） 灌电流尽可能小 其中n：线与的开路门数；m：被驱动的输入端数。 2、逻辑电平匹配 2.1为什么要进行逻辑电平匹配? TTL、CMOS、ECL等输入、输出电平标准不一致，同时采用上述多种器件互连时，为了使前级输出的逻辑0和1能被后级安全、可靠地识别，应考虑电平之间的转换问题。 另一方面各种器件所需的输入电流、输出驱动电流不同，为了驱动大电流器件、远距离传输、同时驱动多个器件，都需要审查电流驱动能力：输出电流应大于负载所需输入电流。 2. 进行逻辑电平匹配所要遵循的原则 a.电平关系，驱动器件的输出电压必须处在负载器件所要求的输入电压范围，包括高、低电压值。 b.驱动能力，驱动器件必须能对负载器件提供灌电流最大值。驱动器件必须对负载器件提供足够 大的拉电流。 c.时延特性，在高速信号进行逻辑电平转换时，会带来较大的延时，设计时一定要充分考虑其容 限。 d.选用电平转换逻辑芯片时应慎重考虑，反复对比。通常逻辑电平转换芯片为通用转换芯片，可 靠性高，设计方便，简化了电路，但对于具体的设计电路一定要考虑以上三种情况，合理选用。 e.应保证合格的噪声容限（Vohmin－Vihmin≥0.4V，Vilmax－Volmax≥0.4V)，并且输出电压不超过输入电压允许范围。 f.对上升/下降时间的影响。应保证Tplh和Tphl满足电路时序关系的要求和EMC的要求。 g.对电压过冲的影响。过冲不应超出器件允许电压绝对最大值，否则有可能导致器件损坏。 其中条件1，属于门电路电压兼容性的问题，条件2属于扇出数的问题。 2.2 实例 5V TTL门作驱动源 驱动3.3V TTL/CMOS 通过LVC/LVT系列器件（为TTL/CMOS逻辑电平输入，LVTTL逻辑电平输出）进行转换。 驱动5V CMOS 上拉5V电阻，或使用AHCT系列器件（为5VTTL输入、5VCMOS输出）进行转换。 3.3V TTL/CMOS门作驱动源 驱动5V CMOS 使用AHCT系列器件（为5V TTL输入、5VCMOS输出）进行转换（3.3V TTL电平（LVTTL）与5V TTL电平可以互连）。 5V CMOS门作驱动源 驱动3.3V TTL/CMOS 通过LVC/LVT器件（输入是TTL/CMOS逻辑电平，输出是LVTTL逻辑电平）进行转换。 2.5V CMOS逻辑电平的互连 随着芯片技术的发展，未来使用2.5V电压的芯片和逻辑器件也会越来越多，这里简单谈一下2.5V逻辑电平与其他电平的互连，主要是谈一下2.5V逻辑电平与3.3V逻辑电平的互连。（注意：对于某些芯片，由于采用了优化设计，它的2.5V管脚的逻辑电平可以和3.3V的逻辑电平互连，此时就不需要再进行逻辑电平的转换了。） 1)3.3V TTL/CMOS逻辑电平驱动2.5V CMOS逻辑电平 2.5V的逻辑器件有LV、LVC、AVC、ALVT、ALVC等系列，其中前面四种系列器件工作在2.5V时可以容忍 3.3V的电平信号输入而ALVC不行，所以可以使用LV、LVC、AVC、ALVT系列器件来进行3.3VTTL/CMOS逻辑电平到2.5V CMOS逻辑电平的转换。 2)2.5V CMOS逻辑电平驱动3.3V TTL/CMOS逻辑电平 2.5V CMOS逻辑电平的VOH为2.0V，而 3.3VTTL/CMOS的逻辑电平的VIH也为2.0V，所以直接互连的话可能会出问题（除非3.3V的芯片本身的VIH参数明确降低了）。此时可以使用双轨器SN74LVCC3245A来进行2.5V逻辑电平到3.3V逻辑电平的转换。 2.3 差分信号接口 a.CML接口 CML 是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少了外围器件，也更适合于在高的频段工作。它所提供的信号摆幅较小，从而功耗更低 。 CML接口输出结构：CML 接口的输出电路形式是一个差分对，该差分对的集电极电阻为50Ω，如图3中所示，输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16mA，假定CML 输出负载为一50Ω上拉电阻，则单端CML 输出信号的摆幅为Vcc~Vcc-0.4V。在这种情况下，差分输出信号摆幅为800mV，共模电压为Vcc-0.2V。若CML输出采用交流耦合至50Ω负载，这时的直流阻抗有集电极电阻决定，为50Ω，CML 输出共模电压变为Vcc-0.4V，差分信号摆幅仍为800mV。在交流和直流耦合情况下输出波形见图。 CML接口输入结构： CML 输入结构有几个重要特点，这也使它在高速数据传输中成为常用的方式，如图所示，MAXIM公司的CML 输入阻抗为50Ω，容易使用。输入晶体管作为射随器，后面驱动一差分放大器。 b. PECL接口 PEL 是有ECL标准发展而来，在PECL电路中省去了负电源，较ECL 电路更方便使用。PECL信号的摆幅相对ECL 要小，这使得该逻辑更适合于高速数据的串性或并行连接。 PECL接口输出结构：PECL 电路的输出结构如图1 所示，包含一个差分对和一对射随器。输出射随器工作在正电源范围内，其电流始终存在，这样有利于提高开关速度。标准的输出负载是接50Ω至VCC-2V的电平上，如图1 中所示，在这种负载条件下，OUT+与OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-输出电流为14mA。PECL 结构的输出阻抗很低，典型值为4~ 5 Ω，这表明它有很强的驱动能力，但当负载与PECL 的输出端之间有一段传输线时，低的阻抗造成的失配将导致信号时域波形的振铃现象。 PECL接口输入结构：PECL 输入结构如图所示，它是一个具有高输入阻抗的差分对。该差分对共模输入电压需偏置到VCC-1.3V，这样允许的输入信号电平动态最大。MAXIM公司的PECL 接口有两种形式的输入结构，一种是在芯片上已加有偏置电路，如MAX3867、MAX3675，另一种则需要外加直流偏置。 3. LVDS接口 LVDS 用于低压差分信号点到点的传输，该方式有三大优点，从而使得它更具有吸引力。 A) LVDS 传输的信号摆幅小，从而功耗低，一般差分线上电流不超过4mA，负载阻抗为100Ω。这一特征使它适合做并行数据传输。 B) LVDS 信号摆幅小，从而使得该结构可以在2.4V 的低电压下工作。 C) LVDS 输入单端信号电压可以从0V 到2.4V 变化，单端信号摆幅为400mV，这样允许输入共模电压从0.2V 到2.2V范围内变化，也就是说LVDS 允许收发两端地电势有±1V的落差。 LVDS接口输出结构：电路差分输出阻抗为100Ω，表三列出了其他一些指标。 LVDS接口输入结构 ：LVDS 输入结构如图所示，输入差分阻抗为100Ω，为适应共模电压宽范围内的变化，输入级还包括一个自动电平调整电路，该电路将共模电压调整为一固定值，该电路后面是一个SCHMITT触发器。SCHMITT触发器为防止不稳定，设计有一定的回滞特性，SCHIMTT后级是差分放大器。 2.4、差分信号接口的连接 a. CML到CML的连接 CML 到CML 之间连接分两种情况，当收发两端的器件使用相同的电源时，CML 到CML 可以采用直流耦合方式，这时不需加任何器件；当收发两端器件采用不同电源时，一般要考虑交流耦合，如图8 中所示，注意这时选用的耦合电容要足够大，以避免在较长连0 或连1 情况出现时，接收端差分电压变小。 b. PECL到PECL的连接 PECL 到PECL 的连接分直流耦合和交流耦合两种形式，下面分别介绍： 直流耦合情况 PECL 负载一般考虑是通过50Ω接到Vcc-2V的电源上（此时也正好满足输入端经50Ω到Vcc-1.3V ），一般该电源是不存在的，因此通常的做法是利用电阻分压网络做等效电路，如图9 中所示，该等效电路应满足如下方程： 在3.3V 供电时，电阻按5%的精度选取，R1 为130Ω，R2 为82Ω。而在5V 供电时，R1为82Ω，R2为130Ω(125Ω)。 这种等效电路同时提供50Ω (上图两个电阻的并联值)的交流阻抗以匹配传输线。然而并没有规定，PECL 的输出阻抗要和传输线特征阻抗匹配。 交流耦合情况 PECL 在交流耦合输出到50Ω的终端负载时，要考虑PECL 的输出端加一直流偏置电阻。 PECL的输出共模电压需固定在Vcc-1.3V，在选择直流偏置电阻时仅需该电阻能够提供14mA 到地的通路，这样R1=（Vcc-1.3V）/14mA。在3.3V 供电时，R1=142Ω，5V 供电时，R1=270Ω。然而这种方式给出的交流负载阻抗低于50Ω，在实际应用中，3.3V供电时，R1 可以从142Ω到200Ω之间选取，5V 供电时，R1 可以从270Ω到350Ω之间选取，原则是让输出波形达到最佳。 PECL 交流耦合另外有两种改进结构，一种是在信号通路上串接一个电阻，从而可以增大交流负载阻抗使之接近50Ω；另一种方式是在直流偏置通道上串接电感，以减少该偏置通道影响交流阻抗。R3和R2 的选择应考虑如下几点： （1）PECL 输入直流偏压应固定在Vcc-1.3V； （2）输入阻抗应等于传输线阻抗； （3）低功耗； （4）外围器件少。 LVDS到LVDS的连接 因为LVDS 的输入与输出都是内匹配的，所以LVDS 间的连接可以如图中那样直接连接。 2.5. LVDS，PECL，CML 间的互连 在下面的讨论中，PECL 按3.3V 供电考虑，即LVPECL情况。 a、 LVPECL到CML的连接 交流耦合情况 LVDS到CML的一种连接方式就是交流耦合方式，如图13 所示。在LVPECL的两个输出端各加一个到地的偏置电阻，电阻值选取范围可以从142Ω到200Ω。如果LVPECL 的输出信号摆幅大于CML 的接收范围，可以在信号通道上串一个25Ω的电阻，这时CML 输入端的电压摆幅变为原来的0.67 倍。 （LVPECL输出摆幅 600-1000mV,CML输入摆幅400-1000mV） 直流耦合情况 在LVPECL到CML 的直流耦合连接方式中需要一个电平转换网络，如图14中所示。该电平转换网络的作用是匹配LVPECL的输出与CML的输入共模电压。一般要求该电平转换网络引入的损耗要小，以保证LVPECL的输出经过衰减后仍能满足CML 输入灵敏 度的要求；另外还要求自LVPECL端看到的负载阻抗近似为50Ω。下面以LVPECL驱动MAX3875的CML 输入为例说明该电平转换网络。 b、LVPECL到LVDS的连接 直流耦合情况 LVPECL到LVDS 的直流耦合结构需要一个电阻网络，如图17中所示，设计该网络时有这样几点必须考虑：首先，我们知道当负载是50Ω接到Vcc-2V时，LVPECL的输出性能是最优的，因此我们考虑该电阻网络应该与最优负载等效；然后我们还要考虑该电阻网络引入的衰减不应太大，LVPECL输出信号经衰减后仍能落在LVDS 的有效输入范围内。注意LVDS 的输入差分阻抗为100Ω，或者每个单端到虚拟地为50Ω，该阻抗不提供直流通路，这里意味着LVDS输入交流阻抗与直流阻抗不等。LVPECL到LVDS 的直流耦合所需的电阻网络需满足下面方程组： 考虑VCC = +3.3V情况，解上面的方程组得到：R1 = 182 ，R2 = 47.5 ，R3 = 47.5 ，VA = 1.13V，RAC = 51.5 ，RDC = 62.4 ，增益 = 0.337。通过该终端网络连接LVPECL输出与LVDS输入时，实测得VA = 2.1V，VB = 1.06V。假定LVPECL差分最小输出电压为930mV，在LVDS的输入端可达到313mV，能够满足LVDS输入灵敏度要求。考虑信号较大时，如 果LVPECL的最大输出为1.9V，LVDS的最大输入电压则为640mV，同样可以满足LVDS输入指标要求。( LVPECL摆幅600-1000mV， LVDS250-400mV） 交流耦合情况 LVPECL到LVDS 的交流耦合结构如图18 所示，LVPECL的输出端到地需加直流偏置电阻（142Ω到200Ω），同时信号通道上一定要串接50Ω电阻，以提供一定衰减。LVDS 的输入端到地需加5KΩ电阻，以提供共模偏置。 c、LVDS到LVPECL的连接 直流耦合情况 LVDS到LVPECL的直流耦合结构中需要加一个电阻网络，如图19 所示，该电阻网络完成直流电平的转换。LVDS输出电为1.2V，LVPECL的输入电平为Vcc-1.3V。LVDS 的输出是以地为基准，而LVPECL的输入是以电源为基准，这要求考虑电阻网络时应注意LVDS 的输出电位不应对供电电源敏感；另一个问题是需要在功耗和速度方面折中考虑，如果电阻值取的较小，可以允许电路在更高的速度下工作，但功耗较大，LVDS 的输出性能容易受电源的波动影响；还有一个问题就是要考虑电阻网络与传输线的匹配。电阻值可以通过下面的方程导出。 在Vcc 电压为3.3V 时，解上面的方程得：R1=374Ω，R2=249Ω，R3=402Ω，VA=1.2V，VB=2.0V，RIN=49Ω，Gain=0.62。LVDS 的最小差分输出信号摆幅为500mV，在上面结构中加到LVPECL输入端的信号摆幅变为310mV，该幅度低于LVPECL的输入标准，但对于绝大多数MAXIM公司的LVPECL电路来说，该信号幅度是足够的，原因是MAXIM公司LVPECL输入端有较高的增益。在实际应用中，读者可根据器件的实际性能作出自己的判断。( LVPECL摆幅600-1000mV， LVDS 250-400mV） 交流耦合情况 LVDS 到LVPECL的交流耦合结构较为简单，图20 给出了两个例子 d、CML和LVDS间互连 一般情况下，在光传输系统中没有CML和LVDS 的互连问题，因为LVDS 通常用作并联数据的传输，数据速率为155MHz，622MHz或1.25GHz，而CML 常用来做串行数据的传输，数据速率为2.5GHz或10GHz。不管怎样，作为特殊情况，在这里给出了它们间互连的交流解决方案，如图21 和图22。需注意CML 的输出信号摆幅应落在LVDS 的有效工作范围内。 常用电平及接口电平 目录 一.常用逻辑电平标准 (3) 1.1 COMS电平 (4) 1.2 LVCOMS电平 (5) 2.1 TTL电平 (5) 2.2 LVTTL电平 (5) 3.1 LVDS电平 (6) 4.1 PECL(VCC=5V)/LVPECL(VCC=3.3V)电平 (7) 5.1 CML电平 (7) 6.1 VML电平 (7) 7.1 HSTL电平 (8) 7.2 SSTL电平 (8) 二．常用接口电平标准 (9) 1. RS232、RS485、 RS422 (9) 2 DDR1 ,DDR2,DDR3 (10) 3 PCIE2. 0、PCIE3.0 (11) 4 USB2.0, USB3.0 (13) 5 SATA2.0, SATA3.0 (14) 6 GTX高速接口 (14) 一.常用逻辑电平标准 附图1： 附图2： 附图3： 附图4： 1.1 COMS电平 电平参数条件最大值典型值最小值单位备注电源电压（VCC） 5.5 5 4.5 V 输入高压（VIH） 3.5 V 输入低压（VIL) 1.5 V 输出高压（VOH) 4.44 V 输出低压（VOL）0.5 V 共模电压（VT） 2.5 V 传输延迟时间(25-50ns) 最高速率 耦合方式 1.2 LVCOMS电平 LVCOMS电平参数条件最大值典型值最小值单位备注电源电压（VCC） 3.6 3.3 2.7 V 输入高压（VIH）0.7VCC V 输入低压（VIL) 0.2VCC V 输出高压（VOH) VCC-0.1 V 输出低压（VOL）0.1 V 共模电压（VT）0.5VCC V 最高速率 耦合方式 2.1 TTL电平 电平参数条件最大值典型值最小值单位备注电源电压（VCC） 5.5 5 4.5 V 输入高压（VIH） 2 V 输入低压（VIL) 0.8 V 输出高压（VOH) 2.4 V 输出低压（VOL）0.5 V 共模电压（VT） 1.5 V 传输延迟时间(5-10ns)， 最高速率 耦合方式 2.2 LVTTL电平 电平参数条件最大值典型值最小值单位备注 . . . 组合逻辑电路 ——血型匹配电路 一、题目： 人的血型由A、B、AB、O四种。输血时输血者的血型与受血者血型必须符合图1中用箭头指示的授受关系。判断输血者与受血者的血型是否符合上述规定，要求用八选一数据选择器（74LS151）及与非门（74LS00）实现。（提示：用两个逻辑变量的4种取值表示输血者的血型，例如00代表A、01代表B、10代表AB、11代表O。） 图1 二、分析： 人的血型由A、B、AB、O四种刚好可以用两个逻辑变量表示，在这里我们不妨设00代表血型A、01代表血型B、10代表血型AB、11代表血型O。由于我们是要来判断两个血型是否匹配，则我们需要用四个逻辑变量，通过对四个逻辑变量进行逻辑设计，从而得到所需要求电路。 题目要求用八选一数据选择器（74LS151）及与非门（74LS00）实现。74LS151只有8个数据输入端要来实现四个逻辑变量（16个数据最小项）的数据逻辑组合。这是必须有一个逻辑变量接到74LS151的数据输入端。 我们不妨把输血者血型用逻辑变量BA表示，受血者血型用逻辑变量DC表示，则由图一所指示的授受关系。得到能否匹配的卡诺图，其中匹配用1表示，不能用0表示。 做出逻辑变量ABCD的卡诺图如下图所示： DC BA 00 01 11 10 00 01 11 10 由于用74LS151，需要把一个变量放到数据输入端，这里我们不妨把D 放到数据输入端我们得到卡诺图2 m 0 m 1 m 3 m 2 m 6 m 7 m 5 m 4 D ABC 000 001 011 010 110 111 101 100 0 1 D 0=1 D 1=D D 3=1 D 2=D D 6=0 D 7=1 D 5= D 4=0 由此我们可以的做出仿真电路： VCC 5V U1 74LS151N G 07MUX ~W 6 D04D13D22D31D415D514D613D7 12 A 11C 9 B 10Y 5~G 7 X1 5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V U2A 74S00D & 1 0 0 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 0 0 Q/DKBA 深圳市华为技术有限公司技术规范 错误！未定义书签。Q/DKBA0.200.035-2000 逻辑电平接口设计规范 2000-06-20发布 2000-06-20实施深圳市华为技术有限公司发布 本规范起草单位：各业务部、研究技术管理处硬件工程室。 本规范主要起草人如下：赵光耀、钱民、蔡常天、容庆安、朱志明，方光祥、王云飞。 在规范的起草过程中，李东原、陈卫中、梅泽良、邢小昱、李德、梁军、何其慧、甘云慧等提出了很好的建议。在此，表示感谢！ 本规范批准人：周代琪 本规范解释权属于华为技术有限公司研究技术管理处硬件工程室。 本规范修改记录： 目录 1、目的 5 2、范围 5 3、名词定义 5 4、引用标准和参考资料 6 5、TTL器件和CMOS器件的逻辑电平8 5.1：逻辑电平的一些概念8 5.2：常用的逻辑电平9 5.3：TTL和CMOS器件的原理和输入输出特 性9 5.4：TTL和CMOS的逻辑电平关系10 6、TTL和CMOS逻辑器件12 6.1：TTL和CMOS器件的功能分类12 6.2：TTL和MOS逻辑器件的工艺分类特点13 6.3：TTL和CMOS逻辑器件的电平分类特点13 6.4：包含特殊功能的逻辑器件14 6.5：TTL和CMOS逻辑器件的选择15 6.6：逻辑器件的使用指南15 7、TTL、CMOS器件的互连17 7.1：器件的互连总则17 7.2：5V TTL门作驱动源20 7.3：3.3V TTL/CMOS门作驱动源20 7.4：5V CMOS门作驱动源20 7.5：2.5V CMOS逻辑电平的互连20 8、EPLD和FPGA器件的逻辑电平21 8.1：概述21 8.2：各类可编程器件接口电平要求21 8.3：各类可编程器件接口电平要求21 8.3.1：EPLD/CPLD的接口电平21 8.3.2：FPGA接口电平25 9、ECL器件的原理和特点35 9.1：ECL器件的原理35 9.2：ECL电路的特性36 9.3：PECL/LVPECL器件的原理和特点37 9.4：ECL器件的互连38 9.4.1：ECL器件和TTL器件的互连38 9.4.2：ECL器件和其他器件的互连39 9.5：ECL器件的匹配方式39 9.6：ECL器件的使用举例41 9.6.1：SYS100E111的设计41 9.6.2：SY100E57的设计42 9.1：ECL电路的器件选择43 9.2：ECL器件的使用原则43 几种常用逻辑电平电路的特点及应用 2007-08-13 来源: 作者: LVDS(Low Voltage Differential Signal)低电压差分信号、ECL(EmitterCoupled Logic)即射极耦合逻辑、CML电平等各种逻辑电平的特点以及接口应用。 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1LVDS电平 LVDS（Low V oltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS 接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。 图1LVDS驱动器与接收器互连示意 LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性，包括：①低摆幅（约为350 mV）。低电流驱动模式意味着可实现高速传输。ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。 ②低压摆幅。恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。 ③具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,同时采用差 RS232、RS485、RS422电平，及常见逻辑电平标准 RS232电平或者说串口电平，有的甚至说计算机电平，所有的这些说法，指得都是计算机9针串口（RS232）的电平，采用负逻辑， －15v ~ －3v 代表1 ＋3v ~ ＋15v 代表0 RS485电平和RS422电平由于两者均采用差分传输（平衡传输）的方式，所以他们的电平方式，一般有两个引脚 A,B 发送端 AB间的电压差 ＋2 ～＋6v 1 －2 ～－6v 0 接收端 AB间的电压差 大于＋200mv 1 小于－200mv 0 定义逻辑1为B>A的状态 定义逻辑0为A>B的状态 AB之间的电压差不小于200mv 一对一的接头的情况下 RS232 可做到双向传输，全双工通讯最高传输速率 20kbps 422 只能做到单向传输，半双工通讯，最高传输速率10Mbps 485 双向传输，半双工通讯, 最高传输速率10Mbps 常见逻辑电平标准 下面总结一下各电平标准。和新手以及有需要的人共享一下^_^. 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 TTL：Transistor-Transistor Logic 三极管结构。 Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。 因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。 LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。 3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。 2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。 更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。 TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。 CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。 相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。 3.3V LVCMOS： Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。 2.5V LVCMOS： Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。 CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。 要了解逻辑电平的内容，首先要知道以下几个概念的含义： 1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。 2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。 3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。 4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。 5：阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> Vih，输入低电平 各种逻辑电平标准 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 5V TTL和5V CMOS逻辑电平是通用的逻辑电平。·3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。·低电压的逻辑电平还有2.5V和1.8V两种。·ECL/PECL和LVDS是差分输入输出。·RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入 常用电平标准 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL 等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 TTL：Transistor-Transistor Logic 三极管结构。 Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。 因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。 LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。 3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。 2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。 更低的LVTTL不常用。多用在处理器等高速芯片，使用时查看芯片手册就OK了。 TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。 CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。 Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。 相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。 我们知道，在电路系统的各个子模块进行数据交换时可能会存在一些问题导致信号无法正常、高质量地“流通”，例如有时电路子模块各自的工作时序有偏差（如CPU与外设）或者各自的信号类型不一致（如传感器检测光信号）等，这时我们应该考虑通过相应的接口方式来很好地处理这个问题。 下面就电路设计中7个常用的接口类型的关键点进行说明一下： （1）TTL电平接口：这个接口类型基本是老生常谈的吧，从上大学学习模拟电路、数字电路开始，对于一般的电路设计，TTL电平接口基本就脱不了“干系”！它的速度一般限制在30MHz以内，这是由于BJT的输入端存在几个pF的输入电容的缘故（构成一个LPF），输入信号超过一定频率的话，信号就将“丢失”。它的驱动能力一般最大为几十个毫安。正常工作的信号电压一般较高，要是把它和信号电压较低的ECL电路接近时会产生比较明显的串扰问题。 （2）CMOS电平接口：我们对它也不陌生，也是经常和它打交道了，一些关于CMOS 的半导体特性在这里就不必啰嗦了。许多人都知道的是，正常情况下CMOS的功耗和抗干扰能力远优于TTL。但是！鲜为人知的是，在高转换频率时，CMOS系列实际上却比TTL消耗更多的功率，至于为什么是这样，请去问半导体物理理论吧。由于CMOS的工作电压目前已经可以很小了，有的FPGA内核工作电压甚至接近1.5V，这样就使得电平之间的噪声容限比TTL小了很多，因此更加加重了由于电压波动而引发的信号判断错误。众所周知，CMOS电路的输入阻抗是很高的，因此，它的耦合电容容量可以很小，而不需要使用大的电解电容器了。由于CMOS 电路通常驱动能力较弱，所以必须先进行TTL转换后再驱动ECL电路。此外，设计CMOS接口电路时，要注意避免容性负载过重，否则的话会使得上升时间变慢，而且驱动器件的功耗也将增加（因为容性负载并不耗费功率）。 （3）ECL电平接口：这可是计算机系统内部的老朋友啊！因为它的速度“跑”得够快，甚至可以跑到几百MHz！这是由于ECL内部的BJT在导通时并没有处于饱和状态，这样就可以减少BJT的导通和截止时间，工作速度自然也就可以提上去了。But，这是要付出代价的！它的致命伤：功耗较大！它引发的EMI问题也就值得考虑了，抗干扰能力也就好不到哪去了，要是谁能够折中好这两点因素的话，那么他（她）就该发大财了。还有要注意的是，一般ECL集成电路是需要负电源供电的，也就是说它的输出电压为负值，这时就需要专门的电平移动电路了。 （4）RS-232电平接口：玩电子技术的基本没有谁不知道它的了（除非他或她只是电子技术专业的“门外汉”）。它是低速串行通信接口标准，要注意的是，它的电平标准有点“反常”：高电平为-12V，而低电平为+12V。So，当我们试图通过计算机与外设进行通信时，一个电平转换芯片MAX232自然是少不了的了。但是我们得清醒地意识到它的一些缺点，例如数据传输速度还是比较慢、传输距离也较短等。 （5）差分平衡电平接口：它是用一对接线端A和B的相对输出电压（uA-uB）来表示信号的，一般情况下，这个差分信号会在信号传输时经过一个复杂的噪声环境，导致两根线上都产生基本上相同数量的噪声，而在接收端将会把噪声的能量 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1LVDS电平 LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 摘要LVDS、ECL、CML等是目前应用较多的几种用于高速传输的逻辑电平。本文介绍每种逻辑电平的接口原理、特点、设计及应用场合,归纳比较它们的特性,最后举例说明不同逻辑电平之间的互连。 关键词LVDS ECL CML 逻辑电平 在通用的电子器件设备中,TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂,传输的数据量越来越大,实时性要求越来越高,传输距离越来越长的发展趋势,掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1 LVDS电平 LVDS（Low Voltage Differential Signal）即低电压差分信号,LVDS接口又称RS644总线接口,是20世纪90年代才出现的一种数据传输和接口技术。 LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS 的驱动器由驱动差分线对的电流源组成,电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗,因此驱动器输出的大部分电流都流过100 Ω的匹配电阻,并在接收器的输入端产生大约350 mV 的电压。当驱动器翻转时,它改变流经电阻的电流方向,因此产生有效的逻辑“1”和逻辑“0”状态。 图1 LVDS驱动器与接收器互连示意 LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性,包括： 常用逻辑电平简介（转载） 逻辑电平有：TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、GTL、BTL、ETL、GTLP；RS232、RS422、RS485等。 图1－1：常用逻辑系列器件 TTL：Transistor-Transistor Logic CMOS：Complementary Metal Oxide Semicondutor LVTTL：Low Voltage TTL LVCMOS：Low Voltage CMOS ECL：Emitter Coupled Logic， PECL：Pseudo/Positive Emitter Coupled Logic LVDS：Low Voltage Differential Signaling GTL：Gunning Transceiver Logic BTL：Backplane Transceiver Logic ETL：enhanced transceiver logic GTLP：Gunning Transceiver Logic Plus TI的逻辑器件系列有：74、74HC、74AC、74LVC、74LVT等 S - Schottky Logic LS - Low-Power Schottky Logic CD4000 - CMOS Logic 4000 AS - Advanced Schottky Logic 74F - Fast Logic ALS - Advanced Low-Power Schottky Logic HC/HCT - High-Speed CMOS Logic BCT - BiCMOS Technology AC/ACT - Advanced CMOS Logic FCT - Fast CMOS Technology ABT - Advanced BiCMOS Technology LVT - Low-Voltage BiCMOS Technology LVC - Low Voltage CMOS Technology LV - Low-Voltage CBT - Crossbar Technology ALVC - Advanced Low-Voltage CMOS Technology AHC/AHCT - Advanced High-Speed CMOS CBTLV - Low-Voltage Crossbar Technology ALVT - Advanced Low-Voltage BiCMOS Technology AVC - Advanced Very-Low-Voltage CMOS Logic TTL器件和CMOS器件的逻辑电平 ：逻辑电平的一些概念 要了解逻辑电平的内容，首先要知道以下几个概念的含义： 1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。 2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平， 几种常用逻辑电平电路的特点及应用 发布时间：2005-12-25 来源：应用领域：邮电 ONT face=Verdana> 引言 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1LVDS电平 LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。 LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性，包括： ①低摆幅（约为350 mV）。低电流驱动模式意味着可实现高速传输。 ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。 ②低压摆幅。恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB 板的效能，减少了成本。 ③具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时也具有较强的抗干扰能力。 所以，LVDS具有高速、超低功耗、低噪声和低成本的优良特性。 LVDS的应用模式可以有四种形式： ①单向点对点（point to point），这是典型的应用模式。 ②双向点对点（point to point），能通过一对双绞线实现双向的半双工通信。可以由标准的LVDS的驱动器和接收器构成；但更好的办法是采用总线LVDS驱动器，即BLVDS,这是为总线两端都接负载而设计的。 ③多分支形式(multidrop)，即一个驱动器连接多个接收器。当有相同的数据要传给多个负载时，可以采用这种应用形式。④多点结构（multipoint）。此时多点总线支持多个驱动器，也可以采用BLVDS驱动器。它可以提供双向的半双工通信，但是在任一时刻， 电平信号及接口电路 ——————————————————————————————————— 摘要：介绍了目前数字信号设计中，IC芯片常用电平的原理、应用及各种电平信号相互转换的实现方法，PCB布线技巧等。 关键词：TTL、CMOS、ECL、PECL、LVPECL、LVDS、CML 概述 随着数据传输业务需求的增加，如何高质量的解决高速IC 芯片间的互连变得越来越重要。从目前发展来看，芯片主要有以下几种接口电平：TTL（LVTTL）、CMOS、ECL、PECL、LVPECL、LVDS等，其中PECL、LVPECL、LVDS主要应用在高速芯片的接口，不同电平间是不能直接互连的，需要相应的电平转换电路和转换芯片，了解各种电平的结构及性能参数对分析电路是十分必要有益的，本文正是从各种电平信号的性能参数开始，结合参考资料对电平信号的互连进行介绍。 图1 常用电平信号 图1展示了各种电平信号的差异:方波的振幅表示逻辑高低电平值，括号中的电压值表示电源电压值。 下面先介绍一下电路的相关基本概念： （1）输出高电平（VOH）：逻辑电平为1的输出电压，相应的输出电流用I OH表示。 （2）输出低电平（VOL）：逻辑电平为0的输出电压，相应的输出电流用I OL表示。 （3）输入高电平（VIH）：逻辑电平为1的输入电压，相应的输入电流用I IH表示。 （4）输入低电平（VIL）：逻辑电平为0的输入电压，相应的输入电流用I IL表示。 （5）关门电平（V OFF）：保证输出为标准高电平V SH（出厂时厂家给出）的条件下所允许的最大 输入低电平值。 （6）开门电平（V ON）：保证输出为标准低电平V SL（出厂时厂家给出）的条件下所允许的最小输 入高电平值。 （7）低电平噪声容限（V NL）：是保证输出高电平的前提下，允许叠加在输入低电平上的最大噪 声电压，其数值为关门电平V OFF与输入最小低电平的差值。 （8）高电平噪声容限（V NH）：是保证输出低电平的前提下，允许叠加在输入高电平上的最大噪 声电压，其数值为输入最大低电平与开门电平V ON的差值。 (9) 输出差分信号 1X9非对称： 应用领域： 视频光端机，各类光纤监控系统。 视频信号（高速）采用PECL电平，控制信号84M以下（低速）采用TTL电平，155M以上采用PECL 电平 ECL电路是射极耦合逻辑，ECL电路的最大 优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数 量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。 各种电平标准的讨论（TTL，ECL，PECL，LVDS、CMOS、CML.......）已有 601 次阅读2008-9-24 14:30|个人分类:网摘－技术活儿 ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称与TTL电路 不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL 电路的最大 优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数 量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。 ECL电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为 2.0V ），当 电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是 ECL电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。 由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所 以单元电路的功耗较大。 从电路的逻辑功能来看， ECL 集成电路具有互补的输出，这意味着同时可以获 得两种逻辑电平输出，这将大大简化逻辑系统的设计。 ECL集成电路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出， 故这种电路具有很高的输入阻抗和低的输出阻抗。射极跟随器输出同时还具有对逻 辑信号的缓冲作用。 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1LVDS电平 LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS 接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。 常用电平标准的讨论 （TTL，ECL，PECL，LVDS、CMOS、CML, GTL, HSTL, SSTL） 部分资料上说它们的逻辑标准,门限都是一样的,就是供电大小不同,这两种电平 的区别就是这些么? 是否LVTTL电平无法直接驱动TTL电路呢? 另外,"因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。" 中,关于改善噪声容限和系统功耗部分大家还有更深入的解释么? 简单列个表把 Voh Vol Vih Vil Vcc TTL 2.4 0.4 2.0 0.8 5 CMOS 4.44 0.5 3.5 1.5 5 LVTTL 2.4 0.4 2.0 0.8 3.3 LVCMOS 2.4 0.5 2.0 0.8 3.3 SSTL_2 1.82 0.68 1.43 1.07 2.5 根据上表所示，LVTTL可以驱动TTL，至于噪声，功耗问题小弟就不理解了，希望高手赐教！ TTL 和LVTTL 的转换电平是相同的, TTL 产生于1970 年代初, 当时逻辑电路的电源电压标准只有5V 一种, TTL 的高电平干扰容限比低电平干扰容限大. CMOS 在晚十几年后才形成规模生产, 转换电平是电源电压的一半. 1990 年代才产生了3.3V/2.5V 等不同的电源标准, 于是重新设计了一部分TTL 电路成 为LVTTL. LVTTL TTL 和LVTTL 的转换电平是相同的, TTL 产生于1970 年代初, 当时逻辑电路的电源电压标准只有5V 一种, TTL 的高电平干扰容限比低电平干扰容限大. CMOS 在晚十几年后才形成规模生产, 转换电平是电源电压的一半. 1990 年代才产生了3.3V/2.5V 等不同的电源标准, 于是重新设计了一部分TTL 电路成 为LVTTL. ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL电路的最大优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。 ECL电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为 2.0V ），当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是 ECL电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。 几种串行通信接口标准详解 在数据通信、计算机网络以及分布式工业控制系统中，经常采用串行通信来交换数据和信息。1969年，美国电子工业协会(EIA)公布了RS-232C作为串行通信接口的电气标准，该标准定义了数据终端设备(DTE)和数据通信设备(DCE)间按位串行传输的接口信息，合理安排了接口的电气信号和机械要求，在世界范围内得到了广泛的应用。但它采用单端驱动非差分接收电路，因而存在着传输距离不太远(最大传输距离15m)和传送速率不太高(最大位速率为20Kb/s)的问题。远距离串行通信必须使用Modem，增加了成本。在分布式控制系统和工业局部网络中，传输距离常介于近距离(＜20m＝和远距离(＞2km)之间的情况，这时RS-232C（25脚连接器）不能采用，用Modem又不经济，因而需要制定新的串行通信接口标准。 1977年EIA制定了RS-449。它除了保留与RS-232C兼容的特点外，还在提高传输速率，增加传输距离及改进电气特性等方面作了很大努力，并增加了10个控制信号。与RS-449同时推出的还有RS-422和RS-423，它们是RS-449的标准子集。另外，还有RS-485，它是RS-422的变形。RS-422、RS-423是全双工的，而RS-485是半双工的。 RS-422标准规定采用平衡驱动差分接收电路，提高了数据传输速率(最大位速率为10Mb/s)，增加了传输距离(最大传输距离1200m)。 RS-423标准规定采用单端驱动差分接收电路，其电气性能与RS-232C几乎相同，并设计成可连接RS-232C和RS-422。它一端可与RS-422连接，另一端则可与RS-232C连接，提供了一种从旧技术到新技术过渡的手段。同时又提高位速率(最大为300Kb/s)和传输距离(最大为600m)。 因RS-485为半双工的，当用于多站互连时可节省信号线，便于高速、远距离传送。许多智能仪器设备均配有RS-485总线接口，将它们联网也十分方便。 串行通信由于接线少、成本低，在数据采集和控制系统中得到了广泛的应用，产品也多种多样 一.RS-232-C详解 串行通信接口标准经过使用和发展，目前已经有几种。但都是在RS-232标准的基础上经过改进而形成的。所以，以RS-232C为主来讨论。RS-323C标准是美国EIA(电子工业联合会）与BELL等公司一起开发的1969年公布的通信协议。它适合于数据传输速率在0～20000b/s范围内的通信。这个标准对串行通信接口的有关问题，如信号线功能、电器特性都作了明确规定。由于通行设备厂商都生产与RS-232C制式兼容的通信设备，因此，它作为一种标准，目前已在微机通信接口中广泛采用。 在讨论RS-232C接口标准的内容之前，先说明两点： 首先，RS-232-C标准最初是远程通信连接数据终端设备DTE(Data Terminal Equipment)与数据通信设备DCE（Data Communication Equipment)而制定的。因此这个标准的制定，并未考虑计算机系统的应用要求。但目前它又广泛地被借来用于计算机（更准确的说，是计算机接口）与终端或外设之间的近端连接标准。显然，这个标准的有些规定及和计算机系统是不一致的，甚至是相矛盾的。有了对这种背景的了解，我们对RS-232C 标准与计算机不兼容的地方就不难理解了。 其次，RS-232C标准中所提到的“发送”和“接收”，都是站在DTE立场上，而不是站在DCE的立场来定义的。由于在计算机系统中，往往是CPU和I/O设备之间传送信息，两者都 常见逻辑电平标准 下面总结一下各电平标准。和新手以及有需要的人共享一下^_^. 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 TTL：Transistor-Transistor Logic 三极管结构。 Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。 因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。 LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。 3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。 2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。 更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。 CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。 Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。 相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。 3.3V LVCMOS： Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。 2.5V LVCMOS： Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。 CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。 ECL：Emitter Coupled Logic 发射极耦合逻辑电路(差分结构) Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。常用电平及接口电平
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