数字系统设计复习题

数字系统设计复习题

一、选择题

1. MAX+PLUSII的设计文件不能直接保存在 B 。

A．硬盘 B. 根目录 C. 文件夹 D. 工程目录

2. MAXPLUSII是哪个公司的软件 A 。

A. ALTERA

B. A TMEL

C. LATTICE

D. XILINX

3. MAXPLUSII不支持的输入方式是 D 。

A. 文本输入

B. 原理图输入

C. 波形输入

D. 矢量输入

4. MAXPLUSII中原理图的后缀是 B 。

A. DOC

B. GDF

C. BMP

D. JIF

5下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的。。

A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；

B.原理图输入设计方法一般是一种自底向上的设计方法；

C.原理图输入设计方法无法对电路进行功能描述；

D.原理图输入设计方法也可进行层次化设计。

6. 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程： A 。

A.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试

B.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；

C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；

D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试

7. 下面哪一条命令是MAX+PLUSII在时序仿真时执行加载节点的命令？ C 。

A. file—>set project to current file

B. assign—>pin/location chip

C. node—>enter node from SNF

D. file—>create default symbol

8. 在EDA工具中能将硬件描述语言转换为硬件电路的重要工具软件称为 D 。

A.仿真器

B.综合器

C.适配器

D.下载器

9. 下面哪一条命令是MAXPLUSII软件中引脚锁定的命令 C 。

A．file—>set project to current file B．node—>enter node from SNF

C．assign—>pin/location chip D．file—>create default symbol]

10. 下列关于信号的说法不正确的是 C 。A . 信号相当于器件内部的一个数据暂存节点。

B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。

C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。

D. 信号在整个结构体内的任何地方都能适用。

68. 下列关于变量的说法正确的是 A 。

A. 变量是一个局部量，它只能在进程和子程序中使用。

B. 变量的赋值不是立即发生的，它需要有一个δ延时。

C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。

D. 变量赋值的一般表达式为：目标变量名<= 表达式。

69. 下列关于CASE语句的说法不正确的是 B 。

A. 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。

B. CASE语句中必须要有WHEN OTHERS=>NULL；语句。

C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。

D. CASE语句执行必须选中，且只能选中所列条件语句中的一条。

75. 执行MAX+PLUSII的 C 命令，可以对设计的电路进行仿真。

A.Creat Default Symbol

https://www.wendangku.net/doc/bf11047344.html,piler

C.Simulator

D.Programmer

11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）

A.仿真器

B.综合器

C.适配器

D.下载器

12．在执行MAX+PLUSⅡ的（d ）命令，可以精确分析设计电路输入与输出波形间的延时量。

A .Create default symbol B. Simulator

C. Compiler

D.Timing Analyzer

14．下面既是并行语句又是串行语句的是（ C ）

A.变量赋值

B.信号赋值

C.PROCESS语句

D.WHEN…E LSE语句

三、填空题

1．一般把EDA技术的发展分为 MOS时代、 CMOS时代和 ASIC 三个阶段。

2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。

3．EDA设计输入主要包括图形输入、 HDL文本输入和状态机输入。

4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。

6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。

7．以EDA方式设计实现的电路设计文件，最终可以编程下载到 FPGA 和 CPLD 芯片中，完成硬件设计和验证。

8．MAX+PLUS的文本文件类型是（后缀名） .VHD 。

二、回答问题

1、叙述摩尔定律；

集成电路芯片的集成度每三年提高4

2、简述门阵列与FPGA异同；

答：FPGA是现场可编程门阵列。

3、画图说明FPGA的开发流程；

答：系统规范，模块设计（系统设计规范），设计输入（HDL语言描述IP核），功能仿真（输入设计文件.v。vhd），综合（时序、面积、功耗约束，工艺库），布局布线（I/O指派，布局布线约束），时序验证（反标注文件.sdf），配置下载。

4、解释在FPGA设计过程中“库”的作用；

答:Verilog设计文件中所有模块和UDPs（用户定义元语）必须被编译到一个或多个设计库中。Modelsim系统中设计中设计库含有以下信息：可重指定执行代码，调整信息和从属信息等。该库设计分为两类：一类是资源库，另一类是工作库。资源库是一个典型的静态库，用于存储第三方提供的已编译好的参考设计，可用作设计源文件的一部分。用户可以创建自己的资源库，也可以直接使用其他设计组或第三方（如器件厂家）提供的资源库。

设计库是一个目录或存档文件，用于存储当前设计单元的编译结果，当更新设计并冲编译时，工作库内容即被修改。工作库中设计单元的编译结果，当更新设计并重编译时，工作库内容即被修改。工作库中的设计单元由Verilog模块、UDPs和System C模块等组成。默认情况下，设计库以目录的结构来存储，其内的每个设计单元存储为一个子目录，也可以使用vlib命令的-archive参数创建存档文件，将设计库配置成一个存档文件方式。

5、FPGA器件中专用时钟引脚的作用是什么；与其它引脚的区别是什么；

答：引入外部全局时钟，其与每一个LE或CLB相连。

6、为什么芯片的功耗与信号的翻转率（高低电平转换的次数）有关；

答：高低电平转换的次数和电容的充放电的次数有关，在电压一定的时候，电容的充放电与充电电流有关，而电流的大小与芯片的功耗有关，所以，芯片的功耗与信号的翻转率。

7、什么叫综合；

答：综合实际上是根据设计功能和实现核设计的约束条件（如面积、速度、功耗和成本等），将设计描述（如HDL文件、原理图等）变换成满足要求的电路设计方案，该方案必须同时满足预期功能和约束条件。

8、对于一个给定的设计（或者自己设计好的电路）如何选择FPAG器件；

答：在选择FPGA器件时，应该考虑以下几个问题：

（1）可配置逻辑块：虽然大多数的FPGA有类似的逻辑块，但是它们之间有一些区别。

根据设计需要选择合适结构的FPGA。

（2）可配置逻辑块数目：它决定了所能容纳的设计的逻辑门数。

（3）I/O管脚的数量和类型：根据设计需要，选择合适数目的I/O管脚，了解多少是通用的I/O管脚，有多少特殊用途的I/O管脚，如全局时钟输入、复位信号、下载管脚信号等。

（4）嵌入式IP核：所选择的器件中是否包含了你设计中需要的IP核，如是否包含了锁相环核、DSP核、SDRAM控制器，有多大的RAM等。充分使用这些IP核可以提高设计效率。

（5）FPGA器件的编程方式：选择反熔丝、Flash还是SRAM？综合评定设计需求，如是否需要安全、低功耗、非易失性，根据需要选择合适的FPGA。

（6）FPGA的工作温度：所设计的FPGA工作温度满足标准是工业标准、军用标准还是商业标准。

（7）FPGA的工作速度：每个FPGA厂家在同一种FPGA中，提供不同速度的FPGA型号，速度越高，价格越贵。因此，在选定了某个类型的FPGA后，还需要考虑同一FPGA中选择哪一中速度的FPGA。

9、异步时钟域进行数据交换时为什么要用FIFO；

答：异步电路的设计会导致亚稳态现象（就是不稳定的状态，介于低电平0和高电平1之间，或者经过震荡到达1或0的稳态。）的出现，就是说信号在不同的时钟区域中传递时，会有不稳定的信号产生。

同步多个信号时，最好使用FIFO结构。一个异步的FIFO设计可以按照下图的结构实现。由于异步FIFO的读/写时钟不同，因此，将读地址、写地址分别用两个模块实现，这两个模块中分别只有一个时钟。FIFO用双端口RAM实现。根据读写地址判断的空满条件模块CMP，包括了读/写两个时钟。

10、一次性FPGA与可反复编程的FPGA的主要区别是什么；

答：一次性FPGA采用反熔丝技术，只能进行一次编程。可反复编程的FPGA采用了基于SRAM工艺的查找表结构或Flash。

11.FPGA的内部包括那些部分，每个部分的作用；

答：（1）可编程输入/输出单元（IOB）：它是芯片与外界电路的接口部分，完成不同电器特性下对输入输出信号的驱动和匹配要求。

（2）可配置逻辑块（CLB）：CLB是FPGA内的基本逻辑单元。

（3）数字时钟管理模块（DCM）：为FPGA提供数字时钟管理。

（4）嵌入式块RAM（BRAM）

（5）丰富的布线资源：布线资源连同FPGA内部的所有单元，而连接线的长度和工艺决定着信号在连接线上的驱动能力和传输速度。

（6）底层内嵌功能单元：内嵌功能模块主要指DLL，PLL，DSP和CPU等软处理核。

12、FPGA的工作原理是什么；

答;FPGA器件结构非常类似于ASIC，但是FPGA芯片没有任何定制的掩模层，设计人员可以对其进行设计输入和仿真，最后用专用软件将设计转换成一串二进制比特，形成配置文件。这个配置文件描述了需要完成设计的FPGA芯片的连接关系。最后，通过计算机将配置文件下载到FPGA或配置芯片对其进行配置。

13、IC的分类；

（1）根据集成电路中有源器件的结构类型和工艺技术可以将集成电路分为三类：双极、MOS 和双极-MOS混合型即BiMOS集成电路

（2）按集成电路规模分类：

集成度：每块集成电路芯片中包含的元器件数目。

小规模集成电路(Small Scale IC，SSI)

中规模集成电路(Medium Scale IC，MSI)

大规模集成电路(Large Scale IC，LSI)

超大规模集成电路(Very Large Scale IC，VLSI)

特大规模集成电路(Ultra Large Scale IC，ULSI)

巨大规模集成电路(Gigantic Scale IC，GSI）

（3）按电路功能分类

数字集成电路(Digital IC)

模拟集成电路(Analog IC)

数模混合集成电路(Digital-Analog IC)

14、什么叫软核、硬核和固核；

(1)软IP内核通常是以某种HDL文本的形式提交给用户，它已经过行为级设计优化和功能验证，但其中不含任何具体的物理信息。据此，用户可以综合出正确的门电路级网表，并可以进行后续结构设计，具有较大的灵活性，可以很容易地借助于EDA综合工具将其与其他外部逻辑电路结合成一体，根据各种不同的半导体工艺，将其设计成具有不同性能的器件。软IP核又称为虚拟器件。

（2）硬IP内核是基于某种半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件，是可以拿来用的全套技术。

（3）固IP内核的设计深度介于软IP内核和硬IP内核之间，除了完成硬IP内核所有的设计外，还完成门电路级综合和时序仿真等设计环节，一般以们电路级网表形式提交用户使用。

16、什么叫RTL级描述；

答：RTL（Register Transfer Level,寄存器传输级）通常是指数据流建模和行为级建模的结合。

17、解释电路中的组合环；

答：

18、任务和函数有什么区别；

答：

答：

20、电路中三态门的作用；

答：三态门只有在控制信号有效地情况下才能传递数据；如果控制开关无效，则输出为高阻抗z。

21、阻塞赋值与非阻塞赋值的区别；

一、阻塞赋值

①阻塞赋值操作符号用等号（即=）表示。赋值时先计算等号右手方向（RHS）部分的值，这时赋值语句不允许任何别的Verilog语句干扰，直到现行的赋值完成时刻，即把RHS赋值给LHS的时刻，它才允许别的赋值语句的执行。一般可综合的赋值操作在RHS不能设定有延迟。

②非阻塞赋值操作符用小于等于号（即<=）表示。在赋值操作时刻开始时计算非阻塞符号的RHS表达式，赋值结束时更新LHS。在计算非阻塞赋值的RHS表达式和更新LHS期间，其他的Verilog语句，包括包括其他的Verilog非阻塞赋值语句都能同时计算RHS表达式和更新LHS。

22、叙述begin end与fork join的区别；

答：fork 和join内的语句并发执行，语句执行的顺序是有各自语句中的延迟或是事件控制决定的，且是相对于语句开始执行的时刻而言的。begin和end内的语句是按顺序执行的除了带有内嵌延迟控制的非阻塞赋值语句；若语句包括延迟或事件控制，那么延迟总是相对于前面那条语句执行完成的仿真时间的。

23、FPGA与CPLD的区别。

答：FPGA和CPLD的区别

电路设计

一、组合逻辑电路设计规则

1）分析设计要求，确定顶层框图（确定输入、输出端口）

2）根据功能要求列出真值表

3）依据真值表求得输入与输出信号之间逻辑关系式

4）根据求得的逻辑表达式，选择原理图输入或文本输入法编写程序

5）程序调试，功能仿真，选择芯片，分配引脚，布局布线，时序仿真，下载。

二、通过典型的组合电路模块说明组合逻辑电路的设计过程

例1 四选一多路选择器

1）确定输入输出关系

A、B、C、D是4个输入端口；S1、S0为通道选择信号端，Y为输出端。

功能描述：当S1、S0分别取为00、01、10、11时，输出端口Y将输出来自输入口A、B、C、D的数据。

2）列出真值表

<如PPT所示>

3）描述输入输出逻辑关系

S S A S S B S S C S S D Y

??+??+??+??=(1)

01010101

4）程序输入

a）原理图输入

b）Verilog HDL输入

-使用case语句

-使用if-else语句

-使用连续赋值语句

-使用条件操作符

形式：条件表达式? 表达式1 ：表达式2

条件表达式真值为1时选择并计算表达式的值，否则选择并计算表达式2的值。（这种条件操作符在连续赋值和过程赋值语句中都可以使用）

三、

1.用V erilog HDL描述反相器、八输入与门、八输入或门、八输入异或门、一位D触发器、一位锁存器、四选一电路、两位比较器、两位加法器、两位乘法器。

答：详王金明例题

2.用基本的逻辑单元，如D触发器、比较器、选择器和逻辑门等器件设计一个双口RAM，RAM的深度位16，宽度为8；RAM的模型如下

module ram16X8( w_clk,wr_en,wr_addr,data_in,

r_clk,rd_en,rd_addr,data_out );

input w_clk,wr_en,r_clk,rd_en;

input [7:0] data_in;

input [3:0] wr_addr,rd_addr;

output [7:0] data_out;

reg [7:0] data_out;

reg [7;0] mem [15:0];

always @(posedge wr_clk)

if(wr_en)

mem[wr_addr] <= data_in;

always @(posedge rd_clk)

if(rd_en)

data_out <= mem[rd_addr];

endmodule

●画出电路结构图

●用Verilog HDL写出电路

4.各种计数器的设计（包括分频器的设计）；

5.移位寄存器的设计，设计一个8位的移位寄存器。

数字系统设计与Verilog HDL模拟试题

一、选择题（每题2分，共18分）

1. 下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（ A ）

(A) 开关级(B)门电路级(C) 体系结构级(D) 寄存器传输级

2.在verilog中，下列语句哪个不是分支语句？（ D ）

(A) if-else (B) case (C) casez (D) repeat

3．下列哪些Verilog的基本门级元件是多输出（ D ）

(A) nand (B) nor (C) and (D) not

4．Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（ B ）

(A) supply (B) strong (C) pull (D) weak

5.元件实例语句“notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl);”中截至延迟的典型值为（ B ）

(A) 1 (B) 2 (C) 3 (D) 4

6．已知“a =1b’1; b=3b'001;”那么{a,b}＝（ C ）

(A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'101

7.根据调用子模块的不同抽象级别，模块的结构描述可以分为（ABC ）

(A) 模块级(B)门级(C) 开关级(D) 寄存器级

8．在verilog语言中，a=4b'1011，那么&a=（ D ）

(A) 4b'1011 (B) 4b'1111 (C) 1b'1 (D) 1b'0

9．在verilog语言中整型数据与（C ）位寄存器数据在实际意义上是相同的。

(A) 8 (B) 16 (C) 32 (D) 64

二、简答题（2题，共16分）

1．Verilog HDL语言进行电路设计方法有哪几种（8分）

1、自上而下的设计方法（Top-Down）

2、自下而上的设计方法（Bottom-Up）

3、综合设计的方法

2．specparam语句和parameter语句在参数说明方面不同之处是什么（8分）。1、．specparam语句只能在延时的格式说明块（specify块）中出现，而parameter语句则不能在延时说明块内出现

2、由specparam语句进行定义的参数只能是延时参数，而由parameter语句定义的参数则可以是任何数据类型的参数

3、由specparam语句定义的延时参数只能在延时说明块内使用，而由parameter语句定义的参数则可以在模块内（该parameter语句之后）的任何位置说明

三、画波形题（每题8分，共16分）

1.根据下面的程序，画出产生的信号波形（8分）

module para_bloc_nested_in_seri_bloc(A,B);

output A,B;

reg a,b;

initial

begin

A=0;

B=1;

#10 A=1;

fork

B=0;

#10 B=1;

#20 A=0;

join

#10 B=0;

#10 A=1;

B=1;

End

endmodule

2. 根据下面的程序，画出产生的信号波形（8分）module signal_gen1(d_out);

output d_out;

reg d_out;

initial

begin

d_out=0;

#1 d_out=1;

#2 d_out=0;

#3 d_out=1;

#4 d_out=0;

end

endmodule

四、程序设计（4题，共50分）

1. 试用verilog语言产生如下图所示的测试信号（12分）

clk

in1

in2

module signal_gen9(clk,in1,in2);

output in1,in2,clk;

reg in1,in2,clk;

initial

begin

in1=0;

in2=1;

clk=0;

end

initial

begin

#15 in1=1

#10 in1=0;

#5 in1=1;

#10 in1=0;

end

initial

begin

#5 in2=0;

#5 in2=1;

#25 in2=0;

end

always

begin

#5 clk=~clk;

end

endmodule

2．试用verilog语言，利用内置基本门级元件，采用结构描述方式生成如图所示的电路（12分）

module MUX4x1(Z,D0,D1,D2,D3,S0,S1);

output Z;

inout D0,D1,D2,D3,S0,S1;

and u0 (T0, D0, S0bar, S1bar) ,

u1（T1, D1, S0bar, S1),

u2 (T2, D2, S0, S1bar),

u3 (T3, D3, S0, S1) ,

not u4 (S0bar, S0),

u5 (S1bar, S1);

or u6 (Z, T0, T1, T2, T3);

endmodule

3. 试用verilog语言描述：图示为一个4位移位寄存器，是由四个D触发器（分别设为U1，U2，U3，U4）构成的。其中seri_in是这个移位寄存器的串行输入；clk为移位时脉冲输入；clr

为清零控制信号输入；Q[1]~Q[3]则为移位寄存器的并行输出。（14分）

module d_flop(q,d,clr,clk);

output q;

input d,clr,clk;

reg q;

always @(clr)

if(!clr) assign q=0;

else deassign q;

always @(negedge clk)

q=d;

endmodule

module shifter(seri_in,clk,clrb,Q);

input seri_in,clk,clrb;

output[3:0] Q;

d_flop U1(Q[0],seri_in,clrb,clk),

U2(Q[1],Q[0],clrb,clk),

U3(Q[2],Q[1],clrb,clk),

u4(Q[3],Q[2],clrb,clk);

endmodule

4．利用有限状态机，以格雷码编译方式设计一个从输出信号序列中检测出101信号的电路图，其方块图、状态图和状态表如图表示。（12分）

module melay(clk,Din,reset,Qout);

input clk,reset;

input Din;

output Qout;

reg Qout;

parameter[1:0] S0=2'b00,S1=2'b01,S2=2'b11; reg[1:0] CS;

reg[1:0] NS;

always @(posedge clk or posedge reset) begin

if(reset==1'b01)

CS=S0;

else CS=NS;

end

always @(CS or Din)

begin

case(CS)

S0:beign

if(Din==1'b0)

begin

NS=S0;

Qout=1'b0;

end

else

begin

NS=S1;

Qout=1'b0;

end

end

S1:begin

if(Din==1'b0)

begin

NS=S2;

Qout=1'b0;

end

else

begin

NS=S1;

Qout=1'b0;

end

end

S2:beign

if(Din==1'b0)

begin

NS=S0;

Qout=1'b0;

end

else

begin

NS=S1;

Qout=1'b0;

end

end

endcase

end

endmodule

数字系统设计技术实验指导书

Experiment 2 Designing Number Comparer 实验目的： 熟悉QuartusII 的开发环境 熟练掌握编程开发流程 学习VHDL 的基本语法 学习VHDL 编程设计 实验内容：数值比较器设计 实验要求：熟练掌握QuartusII 开发环境下对可编程逻辑器件进行程序化设计的整套流程 设计输入使用插入模板 （Insert Template ） 在QuartusII 开发环境下对设计程序进行时序仿真 将生成的配置文件下载到实验板，进行最终的实物测试验证 实验原理：根据两位二进制数的大小得到对应的比较结果，其电路示意图及电路特性表为： 比较器特性表 比较器电路示意图 实验报告内容要求： （1） 实验目的； （2） 实验内容； （3） 实验要求； （4） 实验原理； （5） 程序编写； （6） 程序编译（首先选择器件具体型号）； （7） 功能仿真和芯片时序仿真； （8） 芯片引脚设定； （9） 适配下载结果及结论。 Number Comparer A(3..0) B(3..0) In_s In_l In_e Yl Ye Ys Y

Experiment 3 Designing 8 to1-Multiplxer 实验目的：熟悉QuartusII的开发环境 熟练掌握编程开发流程 学习VHDL的基本语法 学习VHDL编程设计 实验内容：八选一数据选择器设计。 实验要求：熟练掌握QuartusII开发环境下对可编程逻辑器件进行程序化设计的整套流程设计输入使用插入模板（Insert Template） 在QuartusII开发环境下对设计程序进行时序仿真 将生成的配置文件下载到实验板，进行最终的实物测试验证 实验原理： 电路功能表及其电路外部符号如下： 电路功能表 实验报告内容要求： （1）实验目的； （2）实验内容； （3）实验要求； （4）实验原理； （5）程序编写； （6）程序编译（首先选择器件具体型号）； （7）功能仿真和芯片时序仿真； （8）芯片引脚设定； （9）适配下载结果及结论。

数字逻辑2013期末复习

数字逻辑 2013期末复习一 一、单项选择题 1、n 个变量可构成（ 3 ）个最小项。 （1）、2n （2）2n-1 （3）n 2 （4）1 2 -n 2、集电极开路（OC ）门电路如下所示，该电路实现的逻辑功能是（ 1 ）。 （1）DE ABC ? （2）ABCDE （3）DE ABC +（4）DE ABC ? 3、若两个逻辑函数表达式的对偶式F`和G`相等，则逻辑函数F 和G （ 1 ）。 （1）相等 （2）不相等 （3）可能等也可能不等 （4）互补 4、为了实现将D 触发器转换为JK 触发器，D 应等于（ 1 ）。 （1）Q K Q J + （2）Q K JQ ?+ （3）Q K Q J + （4）Q K JQ ?+ 5、构成一个6进制加法计数器，至少需要（ 2 ）个触发器。 （1）2个 （2）3个 （3）4个 （4）5个 6、对同一逻辑门电路，分别使用正逻辑和负逻辑表示输入和输出之间的关系，其表达式( 2 )。 (1) 互为反函数 (2) 互为对偶式 (3)相等 (4) 答案都不对 7、F （A,B,C,D)=AB+CD,它包含的最小项个数是( 3 ) (1) 2个 (2) 4个 (3) 7个 (4) 8个 8、下列编码是有效余三码的是( 3 )。 (1) 1111 (2) 0000 (3) 1010 (4) 0010 9、F(A,B,C,D)=AB+CD ，变量A,B,C 哪个取值组合能使F=1。( 2 ) (1) 0000 (2) 0011 (3) 0101 (4) 1010 10、八进制数（175.236）8的十六制数是( 1 )。 (1) 16 (7.4)D F (2) 16 (7.4)D E (3) 16 (7.4)C F (4) 16 (7.3)D F 11、下列逻辑函数中，与（A+B ）(A+C)等价的是( 3 )。 (1) F=AB (2)F=A+B(3) A+BC (4) F= B+C 12、函数F 的卡诺图如图1-1，其最简与或表达式是( 4 )。 (1)D B A D B A F +=D C A + (2)D B A D C A C B A F ++=

数字钟设计报告——数字电路实验报告

. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３

数字逻辑和设计基础 期末复习题

1、采用3-8线译码器74LS138和门电路构成的逻辑电路如图所示，请对该电路进行分析，写出输出方程，并化解为最简与-或式。（10分） 1、解：分析此图，可知：F1=0134m m m m +++， F2=4567m m m m +++ 化简过程：由卡诺图及公式化简均可，此处略 化简得：1F A C BC =+（2分） 2F A = 2.已知逻辑函数： F ABC ABC ABC ABC ABC =++++，试用一片4选1数据选择器和门电路实现该逻辑函数，要求采用代数法，写出设计全过程，并画出电路图。 （10分） A 1 ST Y D 0D 1D 2D 3 A 0 ① 写出逻辑函数F 的表达式（2分） ==F A B C AB C ABC A BC ABC A B C AB C C A BC ABC A B C AB A BC ABC =+++++++++++（） ② 写出4选1数据选择器输出端逻辑函数Y 的表达式（2分） 100101102103Y A A D A A D A A D A A D =+++ ③令 10A A A ==、B ，比较F 和Y 两式可得： （2分）

01231D C D D D C ==== ④ 根据上式画出的逻辑图。（4分） 五、 画出下列各触发器Q 端的波形：（设Q n = 0）(10 分，每小题5 分) 1、已知JK 触发器输入信号J 和K 、时钟脉冲CP 、异步置位端D R 和D S 的波形如下图 所示，试画出触发器输出端Q 的波形，设初始状态为0。（5分） Q CP J S D D K J 2、下图由边沿D 触发器构成的触发器电路，设其初始状态为0。输入信号如右 图所示，试画出Q 端的输出波形。（5分） CP Q D R D

数字系统设计

第一次作业 EDA 的英文全称是什么EDA 的中文含义是什么 答：ED自动化A 即Electronic Design Automation 的缩写，直译为：电子设计。 什么叫 EDA 技术利用 EDA 技术进行电子系统的设计有什么特点 答：EDA 技术有狭义和广义之分，狭义EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC 自动设计技术。 ①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。 从使用的角度来讲，EDA 技术主要包括几个方面的内容这几个方面在整个电子系统的设计中分别起什么作用 答：EDA 技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解VHDL 的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了VHDL 语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。对于实验开发系统，主要能够根据自己所拥有

数字逻辑考试答案

中国石油大学（北京）远程教育学院 《数字逻辑》期末复习题 一、单项选择题 1. TTL 门电路输入端悬空时，应视为( A ) A. 高电平 B. 低电平 C. 不定 D. 高阻 2. 最小项D C B A 的逻辑相邻项是（ D ） A ．ABCD B ．D B C A C ．C D AB D ．BCD A 3. 全加器中向高位的进位1+i C 为( D ) A. i i i C B A ⊕⊕ B.i i i i i C B A B A )(⊕+ C.i i i C B A ++ D.i i i B C A )(⊕ 4. 一片十六选一数据选择器，它应有（ A ）位地址输入变量 A. 4 B. 5 C. 10 D. 16 5. 欲对78个信息以二进制代码表示，则最少需要（ B ）位二进制码 A. 4 B. 7 C. 78 D. 10 6. 十进制数25用8421BCD 码表示为（B ） 101 0101 7. 常用的BCD 码有（C ） A:奇偶校验码 B:格雷码 C:8421码 D:ASCII 码 8. 已知Y A AB AB =++,下列结果中正确的是（C ） A:Y=A B:Y=B C:Y=A+B D: Y A B =+ 9. 下列说法不正确的是（ D ） A:同一个逻辑函数的不同描述方法之间可相互转换 B:任何一个逻辑函数都可以化成最小项之和的标准形式 C:具有逻辑相邻性的两个最小项都可以合并为一项 D:任一逻辑函数的最简与或式形式是唯一的 10. 逻辑函数的真值表如下表所示，其最简与或式是（C ） A: ABC ABC ABC ++ B: ABC ABC ABC ++ C: BC AB + D: BC AC + 11．以下不是逻辑代数重要规则的是( D ) 。

“数字逻辑”试题复习资料

………密………封………线………以………内………答………题………无………效…… 电子科技大学二零零六至二零零七学年第二学期期末考试 试卷评分基本规则 数字逻辑设计及应用课程考试题中文A卷（120分钟）考试形式：闭卷考试日期2007年7月日课程成绩构成：平时20 分，期中20 分，实验0 分，期末60 分 一、填空题（每空1分，共5分） 1、CMOS与非门的未用输入端应连接到逻辑（1）电平或者输入信号连接端上。 2、DAC的功能是将（数字）输入成正比地转换成模拟输出。 512 EPROM可存储一个（9 ）输入4输出的真值表。 3、4 4、74X163的RCO输出有效条件是：仅当使能信号（ENT）有效，并且计数器的状态是15。 5、已知二进制原码为 ( 001101) 2 , 问对应的8-bit的补码为 ( 00001101 )2. 二、单项选择题：从以下题目中选择唯一正确的答案。（每题2分，共10分） 1、八路数据分配器的地址输入端有（B）个。 A. 2 B. 3 C. 4 D. 5 2、以下描述一个逻辑函数的方法中( C )只能唯一表示。 A.表达式 B.逻辑图 C.真值表 D.波形图 3、实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（ B ）。 A. 状态数目更多 B. 状态数目更少 C. 触发器更多 D. 触发器更少 4、使用移位寄存器产生重复序列信号“1000001”，移位寄存器的级数至少为（D）。 A. 2 B. 3 C. 4 D.5 5、下列各逻辑函数式相等，其中无静态冒险现象的是（D）。 A. F=B’C’+AC+A’B B. F=A’C’+BC+AB’ C. F=A’C’+BC+AB’+A’B D. F=B’C’+AC+A’B+BC+AB’+A’C’

数字电路实验计数器的设计

数字电路与逻辑设计实验报告实验七计数器的设计 ：黄文轩 学号：17310031 班级：光电一班

一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：

使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。

因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：

数字系统设计-参考模板

第一次作业 1.1 EDA 的英文全称是什么？EDA 的中文含义是什么？ 答：ED自动化A 即 Electronic Design Automation 的缩写，直译为：电子设计。 1.2什么叫 EDA 技术？利用 EDA 技术进行电子系统的设计有什么特点？ 答：EDA 技术有狭义和广义之分，狭义 EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为 IES/ASIC 自动设计技术。①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。 1.3从使用的角度来讲，EDA 技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用？

答：EDA 技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解 VHDL 的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了 VHDL 语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。对于实验开发系统，主要能够根据自己所拥有的设备，熟练地进行硬件验证或变通地进行硬件验证。 1.4 什么叫可编程逻辑器件(简称 PLD)？ FPGA 和 CPLD 的中文含义分别是什么？国际上生产FPGA/CPLD 的主流公司，并且在国内占有较大市场份额的主要有哪几家？其产品系列有哪些？其可用逻辑门/等效门数大约在什么范围？ 答：可编程逻辑器件(简称 PLD)是一种由用户编程以实现某种 逻辑功能的新型逻辑器件。 FPGA 和 CPLD 分别是现场可编程 门阵列和复杂可编程逻辑器件的简称。国际上生产 FPGA/CPLD 的主流公司，并且在国内占有市场份额较大的主要是Xilinx，Altera，Lattice 三家公司。Xilinx 公司的 FPGA 器件有 XC2000，XC3000，XC4000，XC4000E，XC4000XLA，XC5200 系列 等，可用门数为 1200～18 000；Altera 公司的 CPLD 器件有

数字电路及设计实验

常用数字仪表的使用 实验内容： 1.参考“仪器操作指南”之“DS1000操作演示”，熟悉示数字波器的使用。 2.测试示波器校正信号如下参数：（请注意该信号测试时将耦合方式设置为直流耦合。 峰峰值（Vpp），最大值（Vmax），最小值（Vmin）， 幅值（Vamp），周期（Prd），频率（Freq） 顶端值（Vtop），底端值（Vbase），过冲（Overshoot）, 预冲（Preshoot），平均值（Average），均方根值（Vrms），即有效值 上升时间（RiseTime），下降时间（FallTime），正脉宽（+Width）, 负脉宽（-Width），正占空比（+Duty），负占空比（-Duty）等参数。 3.TTL输出高电平>2.4V，输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低 电平是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V。 请采用函数信号发生器输出一个TTL信号，要求满足如下条件： ①输出高电平为3.5V，低电平为0V的一个方波信号； ②信号频率1000Hz； 在示波器上观测该信号并记录波形数据。

集成逻辑门测试（含4个实验项目） （本实验内容选作） 一、实验目的 （1）深刻理解集成逻辑门主要参数的含义和功能。 （2）熟悉TTL 与非门和CMOS 或非门主要参数的测试方法，并通过功能测试判断器件好坏。 二、实验设备与器件 本实验设备与器件分别是： 实验设备：自制数字实验平台、双踪示波器、直流稳压电源、数字频率计、数字万用表及工具； 实验器件：74LS20两片，CC4001一片，500Ω左右电阻和10k Ω左右电阻各一只。 三、实验项目 1．TTL 与非门逻辑功能测试 按表1-1的要求测74LS20逻辑功能，将测试结果填入与非门功能测试表中（测试F=1、0时，V OH 与V OL 的值）。 2．TTL 与非门直流参数的测试 测试时取电源电压V CC =5V ；注意电流表档次，所选量程应大于器件电参数规范值。 （1）导通电源电流I CCL 。测试条件：输入端均悬空，输出端空载。测试电路按图1-1（a ）连接。 （2）低电平输入电流I iL 。测试条件：被测输入端通过电流表接地，其余输入端悬空，输出空载。测试电路按图1-1（b ）连接。 （3）高电平输入电流I iH 。测试条件：被测输入端通过电流表接电源（电压V CC ），其余输入端均接地，输出空载。测试电路按图1-1（c ）连接。 （4）电压传输特性。测试电路按图1-2连接。按表1-2所列各输入电压值逐点进行测量，各输入电压值通过调节电位器W 取得。将测试结果在表1-2中记录，并根据实测数据，做出电压传输特性曲线。然后，从曲线上读出V OH ，V OL ，V on ，V off 和V T ，并计算V NH ，V NL 等参数。 表1-1 与非门功能测试表

《verilog_数字系统设计课程》(第二版)思考题答案

绪论 1.什么是信号处理电路？它通常由哪两大部分组成？ 信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常有高速数据通道接口和高速算法电路两大部分组成。 2.为什么要设计专用的信号处理电路？ 因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。 3.什么是实时处理系统？ 实时处理系统是具有实时响应的处理系统。 4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？ 因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。 5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？ 不能，因为基础算法的描述和验证通常用C语言来做。如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。 6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提高设计效率？ 首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。比较起来，Verilog语言只是针对硬件描述的，在别处使用并不方便。而用Verilog的仿真，综合，查错等大部分软件都是商业软件，与C语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以只有在C语言的配合使用下,Verilog才能更好地发挥作用。C 语言与Verilog HDL语言相辅相成，互相配合使用。这就是即利用C语言的完整性又要结合Verilog对硬件描述的精确性，来更快更好地设计出符合性能要求的

数字系统设计

东南大学自动化学院 《数字系统课程设计》 专业综合设计报告 姓名：_________________________ 学号: 专业：________________________ 实验室: 组别：______________________同组人员： 设计时间：年月日 评定成绩： _____________________ 审阅教师:

一.课程设计的目的与要求 二.原理设计 三.架构设计 四.方案实现与测试 五.分析与总结

专业综合设计的目的与要求（含设计指标） 主干道与乡村公路十字交叉路口在现代化的农村星罗棋布，为确保车辆安全、迅速地通过， 在交叉路口的每个入口处设置了红、绿、黄三色信号灯。红灯禁止通行；绿灯允许通行；黄 灯亮则给行驶中的车辆有时间行驶到禁行线之外。 主干道和乡村公路都安装了传感器， 检测 车辆通行情况，用于主干道的优先权控制。 设计任务与要求 （1）当乡村公路无车时，始终保持乡村公路红灯亮，主干道绿灯亮。 （2）当乡村公路有车时，而主干道通车时间已经超过它的最短通车时间时，禁止主干道通 行，让乡村公路通行。主干道最短通车时间为 25s 。 （3）当乡村公路和主干道都有车时，按主干道通车 25s ，乡村公路通车 16s 交替进行。 （ 4）不论主干道情况如何，乡村公路通车最长时间为 16s 。 （5）在每次由绿灯亮变成红灯亮的转换过程中间，要亮 5s 时间的黄灯作为过渡。 （6）用开关代替传感器作为检测车辆是否到来的信号。用红、绿、黄三种颜色的发光二极 管作交通灯。 要求显示时间，倒计时。 . 原理设计（或基本原理） HDL 语言，用ONEHOTI 犬态机编码表示交通灯控制器的四个状态（状态 0010，状态三： 0100，状态四： 1000）： 设置两个外部控制条件：重置（ set ）；乡村干道是否有车（ c —— c=1 表示无车； c=0 表示有 车） 设置一个内部控制条件： 时间是否计满 （ state —— state=0 表示计数完成； state=1 表示计 数没有完成） 本设计采用 Verilog ： 0001，状态二： 主干道红灯，显示 5 秒；乡村干道黄灯，显示 5 秒——（ 0001） 主干道红灯，显示 21 秒；乡村干道绿灯，显示 16 秒——（ 0010） 主干道黄灯，显示 5 秒；乡村干道红灯，显示 5 秒——（ 0100） 主干道绿灯，显示 25 秒；乡村干道红灯，显示 30 秒——（ 1000）

数字系统设计实验

多周期MIPS微处理器设计 一、实验目的 （1）、熟悉MIPS指令系统。 （2）、掌握MIPS多周期微处理器的工作原理和实现方法。 （3）、掌握控制器的微程序设计方法。 （4）、掌握MIPS多周期微处理器的测试方法。 （5）、了解用软件实现数字系统设计的方法。 二、实验任务 设计一个32位MIPS多周期微处理器，具体的要求如下： 1、至少运行下列的6类32条MIPS指令。 （1）、算术逻辑指令：ADD、ADDU、SUB、SUBU、ADDI、ADDIU。 （2）、逻辑运算指令：AND、OR、NOR、XOR、ANDI、ORI、XORI、SLT、SLTU、SLTI、SLTIU。 （3）、位移指令：SLL、SLLV、SRL、SRLV、SRA。 （4）、条件分支指令：BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。 （5）、无条件跳转指令：J、JR。 （6）、数据传送指令：LW、SW。 2、在XUP Virtex-2 Pro开发系统中实现该32位MIPS多周期微处理器，要求运行速度（CPU 工作时钟）大于25MHz。 三、实验设备 1、装有ISE、Modelsim SE和Chipscope Pro软件的计算机。 2、XUP Virtex-2 pro开发系统一套。 3、SVGA显示器一台。 四、MIPS指令简介 MIPS指令集具有以下特点： 1、简单的LOAD/STORE结构：所有的计算机类型的指令均从寄存器堆中读取数据并

把结果写入寄存器堆中，只有LOAD和STORE指令访问存储器。 2、易于流水线CPU的设计：MIPS指令集的指令格式非常规整，所有的指令均为32位，而且指令操作码在固定的位置上。 3、易于编译器的开发：一般来讲，编译器在编译高级语言程序时，很难用到复杂的指令，MIPS指令的寻址方式非常的简单，每条指令的操作也非常简单。 MIPS系统的寄存器结构采用标准的32位寄存器堆，共32个寄存器，标号为0-31。其中第0号寄存器永远为常数0。 CPU所支持的MIPS指令格式一共有3种，分别为R、I、J。R类型的指令从寄存器堆中读出两个源操作数，计算结果写回到寄存器堆；I类型的指令使用一共16为立即数作为源操作数；J类型的指令使用一共26位立即数作为跳转的目标地址(target address)。 MIPS的指令格式如图1所示，指令格式中OP(operation)是指令操作码；RS(register sourse)是源操作数的寄存器号；RD(register destination)是目标寄存器号；RT(register target)可以既是源寄存器号，又可以使目标寄存器号，由具体位置决定；FUNCT(function)可以被认为是扩展的操作码；SA(shift amount)由移位指令使用，定义移位位数。 I型中的Immediate是16为立即数。立即数型算术逻辑运算指令、数据传输指令和条件分支指令均采用这种形式。在立即数型算术逻辑运算指令、数据传送指令中，Immediate进行符号扩展至32位；而在条件分支指令中，Immediate先进行符号扩展至32位再左移2位。 在J形指令中26为target由JUMP指令使用，用于产生跳转的目标地址。 下面通过表格简单介绍本实验使用的MIPS核心指令。表1列出了本实验使用到的MIPS指令的格式和OP、FUNCT等简要信息。

数字逻辑复习题要点

一、 计算题 1、证明公式C A B A C A AB +=+)( 2、证明公式D B B DA C B D D BC +=++++))(( 3、证明C A C B B A C B A ABC ++=+ 4、证明D B A CD D A BD B A +=+++ 5、证明B A BC B A ABC =++)( 6、证明公式A C C B B A A C C B B A ++=++ 7、用卡诺图化简AB D C D B BC AC F ++++= 8、化简F(A,B,C,D)=∑m (1,3,4,9,11,12,14,15) + ∑d(5,6,7,13) 9、AC BC A D C B AB D C A F ++++=化成最简与非与非式 10、将∑∑+=)7,5,2,0()6,4,1(),,(d C B A Y 化成最简与非与非式 11、将∑∑+=)15,14()1110875320(),,,(d D C B A Y ，，，，，，， 化成最简与非与非式 12、将∑∑+= )15,14,12()1110875320(),,,(d D C B A Y ，，，，，，，化成最简与非与非式 13、分析所示电路逻辑功能。 14、四路数据选择器的选择控制变量01A A 分别接A ，B ，数据输入端3210,,,D D D D 依次接C ，0,0,C ，试分析该电路实现何功能。 15、判断下列函数是否存在冒险，并消除可能出现的冒险 16、分析下图所示计数器为模多少。 17、分析下图所示电路的功能。 2100 -> 10 -> 11 -> 01 -> 00 -> 01 -> 11 -> 10

数字系统设计软件实验报告

实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。

③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图：

⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图：

2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin

数字系统设计报告

数字电路与系统设计实验报告 班级： 学号： 姓名： 地点： 批次： 时间：

一．实验目的 通过基本门电路性能测试实验使学生掌握基本门电路的工作原理、门电路的外特性（IC门电路的引脚排列顺序，输入/输出电平要求等）；通过计算机仿真技术使学生掌握组合逻辑电路的设计方法，掌握触发器功能及其波形关系，掌握时序电路的设计方法，培养学生的实践动手能力和实验技能。 二．实验内容 ●实验一基本逻辑门电路实验 一、基本逻辑门电路性能（参数）测试 （一）实验目的 １.掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 ２.熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 （二）实验所用器件和仪表 ｌ.二输入四与非门74LS00 1片 ２.二输入四或非门74LS02 1片 ３.二输入四异或门74LS86 1片 （三）实验内容 １．测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 ２．测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 ３．测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。（四）实验提示 １.将被测器件插入实验台上的１４芯插座中。 ２.将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 ３.用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 ４.将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。

（五）实验接线图及实验结果 74LS00中包含４个二输入与非门，7402中包含４个二输入或非门，7486中包含４个二输入异或门，它们的引脚分配图见附录。下面各画出测试7400第一个逻辑门逻辑关系的接线图及测试结果。测试其它逻辑门时的接线图与之类似。测试时各器件的引脚７接地，引脚１４接十５Ｖ。图中的Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯。 1、测试74LS00逻辑关系 2、测试74LS28逻辑关系 3、测试74LS86逻辑关系 输 入输 出引脚1 引脚3 引脚2LED0 L L L L H H H H 图1.1 测试74LS00逻辑关系接线图 表1.1 74LS00真值表 输 入输 出引脚2 引脚1 引脚3K1K2 L L L L H H H H 图1.2 测试74LS28逻辑关系接线图 表1.2 74LS28真值表

传统数字电路设计方案方法与现代数字电路设计方法比较.doc

传统数字电路设计方法与现代数字电路设计方法比较 专业: 姓名：学号： 摘要：本文对7段数码管显示功能设计分别采用传统数字电路和现代数字电路fpga（verilog hdl）实现。并对设计流程进行对比，从而得出各个方法的优劣。 关键字：7段数码管显示；传统数字电路；现代数字电路fpga 1.数字系统设计方法 传统的数字系统的设计方法是画出逻辑图，这个图包含SSI的门和MSI的逻辑功能，然后人工通过真值表和通过卡诺图进行化简，得到最小的表达式，然后在基于TTL的LSI芯片上实现数字逻辑的功能。 现代的数字系统设计是使用硬件描述语言（Hardware Description Language, HDL）来设计数字系统。最广泛使用的HDL语言是VHDL和Verilog HDL。这些语言允许设计人员通过写程序描述逻辑电路的行为来设计数字系统。程序能用来仿真电路的操作和在CPLD、FPGA 或者专用集成电路ASIC上综合出一个真正的实现 2.传统数字系统设计。 1.1 设计流程 传统的数字系统设计基于传统的“人工”方式完成，当设计目标给定后，给出设计目标的真 值表描述，然后使用卡诺图对真值表进行化简，得到最小的表达式，然后使用TTL的LSI 电路实现最小的表达式，最后使用调试工具和仪器，对系统进行调试。

1.2 功能实现 1）设计目标：在一个共阳极的7段数码管上显示相对应的0-F的值。 2）设计目标的真值表描述：图1.2首先给出了七段数码管的符号表示，当其是共阳极时，只有相应的段给低电平‘0’时，该段亮，否则灭。 3）使用卡诺图对真值表进行化简，7段数码管e段的卡诺图化简过程如图。

数字逻辑期末复习题

一、选择题（每小题2分，共20分） 1． 八进制（273）8中，它的第三位数2 的位权为___B___。 A ．(128)10 B ．(64)10 C ．(256)10 D ．(8)10 2. 已知逻辑表达式C B C A AB F + +=， 与它功能相等的函数表达式_____B____。 A ．A B F = B ． C AB F += C ．C A AB F += D ． C B AB F += 3. 数字系统中，采用____C____可以将减法运算转化为加法运算。 A ． 原码 B ．ASCII 码 C ． 补码 D ． BCD 码 4．对于如图所示波形,其反映的逻辑关系是___B_____。 A ．与关系 B ． 异或关系 C ．同或关系 D ．无法判断 5． 连续异或1985个1的结果是____B_____。 A ．0 B ．1 C ．不确定 D ．逻辑概念错误 6. 与逻辑函数D C B A F +++= 功能相等的表达式为___C_____。 A ． D C B A F +++= B ． D C B A F +++= C ． D C B A F = D ．D C B A F ++= 7．下列所给三态门中，能实现C=0时，F=AB ；C=1时，F 为高阻态的逻辑功能的是____A______。 C B A F & ? EN F C B A & ? EN

8. 如图所示电路，若输入CP 脉冲的频率为100KHZ ，则输出Q 的频率为_____D_____。 A ． 500KHz B ．200KHz C ． 100KHz D ．50KHz 9．下列器件中，属于时序部件的是_____A_____。 A ． 计数器 B ． 译码器 C ． 加法器 D ．多路选择器 10．下图是共阴极七段LED 数码管显示译码器框图，若要显示字符“5”，则译码器输出a ～g 应为____C______。 A ． 0100100 B ．1100011 C ． 1011011 D ．0011011

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实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系

（1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。

实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表