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时钟抖动测量方法

文章编号:100429037(2006)0120099204

时钟抖动测量方法

吴义华　宋克柱　何正淼

(中国科学技术大学近代物理系,合肥,230026)

摘要:研究了时钟抖动的测量方法,并根据时钟抖动与ADC 采样信号信噪比之间的关系,提出利用信噪比测量时钟抖动的两种方法:(1)通过信噪比与信号频率之间的关系计算时钟抖动的频率扫描法;(2)通过信噪比与信号幅度之间的关系计算时钟抖动的幅度扫描法。同时利用M atlab 分别对两种方法进行了仿真和验证。最后用这两种方法分别测量了锁相环时钟和晶振时钟的抖动。测量结果表明,频率扫描法、幅度扫描法测量时钟抖动操作简单、测量精确,并且具有很好的一致性。

关键词:时钟抖动;信噪比;频率扫描法;幅度扫描法中图分类号:T P 27412 文献标识码:A

　收稿日期:2005205231;修订日期:2005212203

Clock J itter M ea surem en t M ethod

W u Y ihua ,S ong K ez hu ,H e Z hengm iao

(D epartm ent of M odern Physics ,U niversity of Science &T echno logy of Ch ina ,H efei ,230026,Ch ina )

Abstract :M easu rem en t m ethods fo r the clock jitter are review ed ,and tw o new m ethods fo r m easu ring the clock jitter are pu t fo r w ard based on the relati on sh i p betw een the inpu t clock jit 2ter and the signal 2to 2no ise rati o (SN R )of the signal sam p led by an ADC :(1)T he frequency 2scann ing m ethod based on the relati on sh i p betw een the SN R and the signal frequency ;(2)T he am p litude 2scann ing m ethod based on the the relati on sh i p betw een the SN R and the signal am 2p litude .Tw o m ethods are si m u lated in M atlab ,and the actual jitters of a PLL clock and a crys 2tal o scillato r clock are m easu red .M easu rem en t resu lts show that the frequency 2scann ing and the am p litude 2scann ing m ethods are easy ,accu rate to m easu re the clock jitter ,and have a good con sistency .

Key words :clock jitter ;signal 2to 2no ise rati o ;frequency 2scann ing m ethod ;am p litude 2scann ing

m ethod

现代数据采集、串行通信等系统的时钟速度越来越高,时钟抖动对系统性能的影响也越来越大。因此,测量时钟抖动的大小也日益成为现代高速数字电路设计的一个重要组成部分[1]。

目前,已经有多种手段可用于测量时钟,例如:(1)直接测量时钟周期[2];(2)利用直方图和眼图[3];(3)利用相干采样[4];(4)利用码密度方法[1];(5)利用相噪与抖动之间的关系[5];(6)利用信噪比

方法[6]

,等。其中第(1,2)种方法对测试仪器的要求比较高,而且主要针对高速串行通信(如高速背板误码率测试等);第(3,4)种方法原理简单,但是它要求时钟与信号的频率相干,在现实中很难实现;方法(5)需要高纯度正弦信号源和高精度数据采集

系统或相噪仪,这在实际操作中限制较多;而方法(6)对仪器的性能和精度要求都不是很高,且操作简单,精度高。

本文重点研究了利用信噪比来测量时钟抖动的方法。从信噪比与时钟抖动的关系出发,提出利用信噪比测量时钟抖动的频率扫描法和幅度扫描法,并给出其步骤和结果。

1　时钟抖动测量

111　时钟抖动

时钟抖动是指时钟实际边沿与理想边沿之间的偏差[1],如

t j (k )=t k -kT

(1)

第21卷第1期2006年3月数据采集与处理Journal of D ata A cquisiti on &P rocessing V o l .21N o.1M ar .2006

式中:t j(k)为时钟第k个沿的抖动;t k为时钟第k个沿的实际时间;T s为理想时钟周期。

于是由于抖动引起的采样信号在幅度上的误差为

e(k)=t j(k)d

d t S

(t)(2)

式中S(t)为输入信号。

当输入为正弦信号,即S(t)=A sin(2Πf in t+ <0)时,采样数据的信噪比为

SN R=-10log10((2Πf inΡT)2+(2e v A)2)

(3)式中:ΡT为时钟抖动的均方根值;e v为幅度噪声,包括量化噪声、热噪声、信号幅度噪声和ADC微分非线性等;A为幅度。

从式(3)可以看出,当2Πf inΡTμ2Ε A时,信噪比与输入信号幅度无关,随着输入信号频率的增加以6dB 倍频的速度下降。如式(4)所示

SN R=-20log10(2Πf inΡT)(4) 当2Πf inΡTν2Ε A时,信噪比与输入信号频率无关,随着输入信号幅度的增加而增加。如式(5)所示

SN R=-20log10(2(A (2e v))(5) 112　测试步骤

式(3～5)给测量时钟的抖动提供了两种方法: (1)保持输入幅度不变,改变输入信号的频率测到一个满足式(4)的曲线算出时钟抖动,称为频率扫描法;(2)保持输入信号频率不变,改变输入信号的幅度测得一条满足式(5)的曲线算出时钟抖动,称为幅度扫描法。对于大部分实际应用,一般不能确切知道ADC与信号发生器的准确的性能参数,下面分别给出两种方法在这种情况下的测量步骤。

(1)频率扫描法

①准备一台可以变换频率的正弦波发生器,选择测试信号的频率,频率范围尽量从低频(频率远小于待测时钟频率)覆盖到待测时钟频率的范围;

②保持幅度不变(尽量接近-1dB),通过变化信号源输出频率,测出各个频率下采样数据的信噪比,为了提高精度,可以多次测量取平均值;

③对②中的信噪比利用式(3)进行最小二乘拟合,求出时钟抖动的均方根(RM S)值。

(2)幅度扫描法

与频率扫描法类似,区别只是这种方法固定频率,通过改变幅度得到各个测试幅度的信噪比。2　仿真与验证

为了检验这两种测试方法的正确性和有效性,采用AD公司提供的AD6645(14位105M SPS的高速ADC)仿真模型[7]作如下仿真:(1)信号为-1 dB的理想正弦信号,频率从1～100M H z中选择13个点,外部时钟抖动(不包含孔径晃动)分别为011, 1,10和100p s,结果如图1所示。(2)信号为16 M

H z的理想正弦信号,

幅度从-1～-60dB每隔6 dB选择一个点共11个点,外部时钟抖动仍分别为011,1,10和100p s,结果如图2所示。分析时加H ann窗,并采用16K长度的快速傅里叶变换(FFT)计算信噪比。

两种方法的比较如表1所示。由于AD6645的

图1　频率扫描法仿真结果

图2　幅度扫描仿真结果

表1　两种方法计算的RM S值及误差理论值 p s

频率扫

描法 p s

误差 %

幅度扫

描法 p s

误差 % 10010019501951001650165

101010501510156516

11103311077

0110121-0134-

001数据采集与处理第21卷

孔径晃动有012p s (RM S ),因此,当外部时钟抖动为011p s 时,测得的时钟抖动主要由ADC 的孔径晃动引起的。从表中可以看出两种方法对大于1p s 的时钟抖动的测量比较精确,频率扫描法最大测量误差为3%,幅度扫描法最大测量误差为7%。

3　测量实验

311　测量装置

运用频率扫描法和幅度扫描法测量时钟抖动

的实际装置结构如图3所示。时钟板提供两种时钟源:80M H z 晶振(抖动较小)和PLL (NBC 12429A )产生的频率可控并经过放大器(TH S 4271)放大2倍输出的时钟。信号发生器为A gilen t 8648A 。ADC 采用M A X I M 的M A X 1427,这是一款15位80M SPS 的高速ADC 。采集数据通过FPGA (Cyclone EP 1C 6)先存储到SRAM (IS 61LV 5128),然后通过U SB 接口(Cy 7c 68013)发送到PC 机,最后用M at 2lab 分析采样数据的信噪比

。

图3　测量时钟抖动结构

312　测量结果

频率扫描法测量时,信号幅度固定为-1dB ,信号频率从1～120M H z 选择了17个测试频率;幅度扫描法测量时,信号频率固定为16M H z ,而且为了提高测量精度,信号经过了一个中心频率16M H z ,带宽5M H z 的带通滤波器,信号幅度从-1～-60dB 每隔3dB 共21个测试点。采集长度均为4K ,并且每个测试点重复收集5次,然后对各次数据加H ann 窗,进行4K 点FFT 分析,算出信噪比,并取5次的平均作为该点的实测信噪比,最后对这些测试点分别用式(3)进行最小二乘拟合,算出时钟抖动的大小。频率和幅度扫描法测试结果如图4,5所示

。

图4

　频率扫频法测试结果

图5　幅度扫描法测试结果

从图4中拟合曲线可以看出,当信号频率趋于低频时,两条曲线趋于同一点;而当信号频率趋于高频时,两条曲线趋于平行,而且以6dB 倍频的速度下降,与式(4)吻合。而图5的拟合曲线与式(5)吻合:当信号幅度很小时,信噪比与时钟抖动无关,故两条曲线起于同一点,并且信噪比随着幅度的增加而增加,但是随着幅度的增加曲线逐渐与式(4)吻合,因此最后不同的时钟抖动会各自趋于不同的值。两种方法实际测得80M H z 晶振的抖动分别为0187,0195p s (RM S ),而PLL 输出时钟的抖动分

别为4194,4196p s 。这说明这两种方法具有一致性和准确性。

01第1期吴义华,等:时钟抖动测量方法

4　结束语

本文深入调研了各种测量时钟抖动的方法,并重点研究了利用ADC采样数据的信噪比测量时钟抖动的原理和方法,在此基础上提出频率扫描法和幅度扫描法。仿真和实测表明,这两种方法一致性好、操作简单、精度高。

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[7]　AD I公司.AD6645的M A TLAB仿真模型[EB OL].

h ttp: https://www.wendangku.net/doc/b118316038.html, en content 0,2886,0%

255F%255F67545,00.h tm l,2005209.

作者简介:吴义华(19792),男,博士研究生,研究方向:高速数字电路设计、高速数据采集、数字信号处理等,E2m ail: yhw u3@m https://www.wendangku.net/doc/b118316038.html,;宋克柱(1966),男,副教授,研究方向:高速数字电路设计、高速数据采集等;何正淼(19792),男,博士研究生,研究方向:高速数字电路设计、高速数据采集等。

201数据采集与处理第21卷

估算采样时钟抖动的办法

估算采样时钟抖动的办法 ADC设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR)的主要原因。本文章重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC的孔径抖动组合。采样过程回顾根据Nyquist-Shannon采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样，则其可以得到完全重建。假设以100MSPS的速率对高达10MHz的输入信号采样，则不管该信号是位于1到10MHz的基带(首个Nyquist区域)，还是在100到110MHz的更高Nyquist区域内欠采样，都没关系(请参见图1)。图1100MSPS采样的两个输入信号显示了混叠带来的相同采样点在更高(第二个、第三个等)Nyquist区域中采样，一般被称作欠采样或次采样。

然而，在ADC前面要求使用抗混叠过滤，以对理想Nyquist区域采样，同时避免重建原始信号过程中产生干扰。时域抖动仔细观察某个采样点，可以看到计时不准(时钟抖动或时钟相位噪声)是如何形成振幅变化的。由于高Nyquist区域(例如，f1=10MHz到f2=110MHz)欠采样带来输入频率的增加，固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。另外，图2表明时钟信号自身转换速率对采样时间的变化产生了影响。转换速率决定了时钟信号通过零交叉点的快慢。换句话说，转换速率直接影响ADC中时钟电路的触发阈值。图2时钟抖动形成更多快速输入信号振幅误差如果ADC的内部时钟缓冲器上存在固定数量的热噪声，则转换速率也转换为计时不准，从而降低了ADC的固有窗口抖动。如图3所示，窗口抖动与时钟抖

时域时钟抖动分析

时域时钟抖动分析(一) 新型的高速ADC 都具备高模拟输入带宽(约为最大采样频率的3 到6 倍),因此它们可以用于许多欠采样应用中。ADC 设计的最新进展极大地扩展了可用输入范围,这样系统设计人员便可以去掉至少一个中间频率级,从而降低成本与功耗。在欠采样接收机设计中必须要特别注意采样时钟,因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR) 的主要原因。本系列文章共有三部分,“第1 部分”重点介绍如何准确地估算某个时钟源的抖动,以及如何将其与ADC 的孔径抖动组合。在“第2 部分”中,该组合抖动将用于计算ADC 的SRN,然后将其与实际测量结果对比。“第3 部分” 将介绍如何通过改善ADC 的孔径抖动来进一步增加ADC 的SNR,并会重点介绍时钟信号转换速率的优化。采样过程回顾根据Nyquist-Shannon 采样定理,如果以至少两倍于其最大频率的速率来对原始输入信号采样,则其可以得到完全重建。假设以100 MSPS 的速率对高达10MHz 的输入信号采样, 则不管该信号就是位于1 到10MHz 的基带(首个Nyquist 区域),还就是在100 到 110MHz 的更高Nyquist 区域内欠采样,都没关系(请参见图1)。在更高(第二个、第三个等)Nyquist 区域中采样,一般被称作欠采样或次采样。然而,在ADC 前面要求使用抗混叠过滤,以对理想Nyquist 区域采样,同时避免重建原始信号过程中产生干扰。图1 100MSPS 采样的两个输入信号显示了混叠带来的相同采样点时域抖动仔细观察某个采样点,可以瞧到计时不准(时钟抖动或时钟相位噪声)就是如何形成振幅变化的。由于高Nyquist 区域(例如,f1 = 10 MHz 到f2 = 110 MHz)欠采样带来输入频率的增加,固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。另外,图2 表明时钟信号自身转换速率对采样时间的变化产生了影响。转换速率决定了时钟信号通过零交叉点的快慢。换句话说,转换速率直接影响ADC 中时钟电路的触发阈值。图2 时钟抖动形成更多快速输入信号振幅误差如果ADC 的内部时钟缓冲器上存在固定数量的热噪声,则转换速率也转换为计时不准, 从而降低了ADC 的固有窗口抖动。,窗口抖动与时钟抖动(相位噪声)没有一点关系,但就是这两种抖动分量在采样时间组合在一起。图3 还表明窗口抖动随转换速率降低而增加。转换速率一般直接取决于时钟振幅。时钟抖动导致的SNR 减弱有几个因素会限制ADC 的SNR,例如:量化噪声(管线式转换器中一般不明显)、热噪声 (其在低输入频率下限制SNR),以及时钟抖动(SNRJitter)(请参见下面方程式1)。 SNRJitter 部分受到输入频率fIN(取决于Nyquist 区域)的限制,同时受总时钟抖动量 tJitter的限制,其计算方法如下: SNRJitter[dBc]=-20×log(2π×fIN×tJitter) (2) 正如我们预计的那样,利用固定数量的时钟抖动,SNR 随输入频率上升而下降。图4 描述了这种现象,其显示了400 fs 固定时钟抖动时一个14 位管线式转换器的SNR。如果输入频率增加十倍,例如:从10MHz 增加到100MHz,则时钟抖动带来的最大实际SNR 降低 20dB。如前所述,限制ADC SNR 的另一个主要因素就是ADC 的热噪声,其不随输入频率变化。一个14 位管线式转换器一般有~70 到74 dB 的热噪声,。我们可以在产品说明书中找到ADC 的热噪声,其相当于最低指定输入频率(本例中为10MHz)的SNR,其中时钟抖动还不就是一个因素。让我们来对一个具有400 fs 抖动时钟电路与~73 dB 热噪声的14 位ADC 进行分析。低输入频率(例如:10MHz 等)下,该ADC 的SNR 主要由其热噪声定义。由于输入频率增加,400-fs 时钟抖动越来越占据主导,直到~300 MHz 时完全接管。尽管相比10MHz 的

时钟抖动的定义与测量方式

译自： SiT-AN10007 Rev 1.2 January 2014 Clock Jitter Definitions and Measurement Methods 时钟抖动的定义与测量方式 [译]懒兔子 1 简介抖动是实际信号的一组边沿与理想信号之间的偏差（兔子：说白了，抖动就是实际情况和理想情况不一样，差别越大抖动越大）。时钟信号的抖动通常由系统中的噪声或其他干扰因素引起。影响因素包括热噪声、电源变化（波动）、负载的状况（负载也可以反过来影响时钟信号）、设备噪声和临近电路耦合进来的干扰。 2 抖动的分类抖动可以通过许多方式测量（不同方式测量到的抖动被分别加以定义），以下是主要的抖动分类： 1. 周期抖动（Period Jitter） 2. 相邻周期间的抖动（Cycle to Cycle Period Jitter） 3. 长时间抖动（Long Term Jitter） 4. 相位抖动（Phase Jitter） 5. 单位时间间隔抖动（TIE，Time Interval Error） 2.1 周期抖动周期抖动是时钟信号的实际周期长度与理想周期长度之间的偏差，测量样本为数目不定（随机）的一组周期。如果给定一定数目的单个时钟周期，我们就可以通过测量每个周期的长度并计算平均的周期长度，以及这些时钟周期的标准差和峰峰值（peak-to-peak value）。这里所说的标准差和峰峰值也分别被称为RMS抖动和Pk-Pk周期抖动。许多文献将周期抖动直接定义为被测时钟周期与理想周期之间的误差。但是真实情况下很难对理想周期进行量化。如果我们用示波器观察一个标称100MHz的晶振，测得的平均时钟周期却可能是9.998ns，而不是理想的10ns。所以退而求其次，通常将平均周期作

理解时钟抖动对高速ADC的影响

理解时钟抖动对高速ADC的影响时间：2009-03-06 14:01:55 来源：作者：Derek Redmayne 对高速信号进行高分辨率的数字化处理需审慎选择时钟，才不至于使其影响模数转换器(ADC)的性能。借助本文，我们将使读者更好地理解时钟抖动问题及其对高速ADC性能的影响。我们将以凌力尔特(LTC)最新推出的高性能16位、160Msps的ADC LTC2209为例进行说明。LTC2209具有77.4dB的信噪比(SNR)，100dB 基带无寄生动态范围(SFDR)。与当今市场上的许多高速ADC一样，LTC2209也使用采样-保持(S&H)电路，该电路本质上是对ADC输入的点取(Snapshot)。当采样-保持开关闭合后，ADC输入网络被连至采样电容。在开关打开的那一刻(1/2时钟周期后)，采样电容上的电压被记录并保持。开关打开时间上的变异被称为孔径不确定性(aperture uncertainty)，或称为抖动，它将产生一个与抖动或输入信号斜率成比例的误差电压。换句话，输入频率越快、幅值越高，则越易受时钟源的影响。图1显示的是斜率与抖动的关系。把时钟描述为“低抖动”已变得几乎毫无意义。这是因为它对不同的关注者意味不同。对可编程逻辑供应商来说，30皮秒、甚至50皮秒都可被认为是低抖动的；相反的，根据输入频率的不同，高性能ADC需要的时钟抖动应在1皮秒以内。除非在频谱的最高端将出现满量程信号，否则与对最高频率成分的简单化处理不同，更精确地来讲，采样后信号的频谱功率分布才是决定性因素。举个简化的例子，从DC到1MHz的均匀频带功率在1MHz的等值功率时比单频或窄带的灵敏度低6dB。在任何情况下，都有各种因素会造成抖动，除ADC本身内部的孔径抖动外，还有振荡器、各种频率分割器、时钟缓冲器和由耦合效应引入的任何噪音等其它多种因素。 LTC2209 的内部孔径抖动是70fsec(1fsec=10-15秒)。就LTC2209和LTC其它高速16位系列ADC所表现出的性能看，在某些采样情况下，0.5皮秒的抖动(大多振荡器供应商所能提供的最高指标)就可对SNR产生明显影响。决定所需要的抖动性能的不是ADC，而是具体采样情况。任何在140MHz输入频率下具备77dB SNR的ADC都需要相同的抖动性能，以便不折不扣地实现数据手册上标注的SNR。就抖动性能来说，决定性因素是输入频率而非时钟频率。就LTC2209 来说，带10皮秒抖动的时钟将在1MHz输入频率仅产生0.7dB的SNR损耗。在140MHz，SNR将被降低至41.1dB。

采样时钟抖动的原因及其对ADC信噪比的影响与抖动时钟电路设计

采样时钟抖动的原因及其对ADC信噪比的影响与抖动时钟电路设计 ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。在A/D转换过程中引入的噪声来源较多，主要包括热噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。除由量化错误引入的噪声不可避免外，可以采取许多措施以减小到达ADC前的噪声功率，如采用噪声性能较好的放大器、合理的电路布局、合理设计采样时钟产生电路、合理设计ADC的供电以及采用退耦电容等。本文主要讨论采样 (a)12位ADC理想信噪比 (b)AD9245实测信噪比图1 不同时钟抖动情形下12位ADC的信噪比示意图时钟抖动对ADC信噪比的影响采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定时位置与其理想位置的时间偏差。时钟源产生的抖动会使ADC的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化ADC的信噪比。在时钟抖动给定时，可以利用下面的公式计算出ADC的最大信噪比：

根据公式(2)，图1分别给出了量化位数为12-bit时不同时钟抖动情形下ADC 理想信噪比和实测信噪比示意图。由图1可以看出时钟的抖动对ADC信噪比性能的恶化影响是十分明显的，相同时种抖动情形下进入到ADC的信号频率越高，其性能恶化就越大，同一输入信号频率情形下，采样时钟抖动越大，则ADC信噪比性能恶化也越大。对比图1中两个示意图可以看出实测的采样时钟抖动对ADC信噪比性能的影响同理论分析得到的结果是十分吻合的，这也证明了理论分析的正确性。因此，在实际应用时不能完全依据理想的信噪比公式来选择A/D 转换芯片，而应该参考芯片制造商给出的实测性能曲线和所设计的采样时钟的抖动性能来合理选择适合设计需要的A/D转换芯片，并留出一定的设计裕量。图2 一个实用的低抖动时钟产生电路两种实用的低抖动采样时钟产生电路时钟抖动的产生机制

信号完整性基础之九—— 时钟抖动测量和分析

信号完整性分析基础系列之九 ——时钟的抖动测量与分析张昌骏美国力科公司深圳代表处摘要：本文简要介绍了时钟的抖动定义、各种抖动的应用范围、抖动的分解和基于示波器的测量与分析方法。关键词：时钟，抖动测量，抖动分析，相位噪声，实时示波器时钟是广泛用于计算机、通讯、消费电子产品的元器件，包括晶体振荡器和锁相环，主要用于系统收发数据的同步和锁存。如果时钟信号到达接收端时抖动较大，可能出现：并行总线中数据信号的建立和保持时间余量不够、串行信号接收端误码率高、系统不稳定等现象，因此时钟抖动的测量与分析非常重要。时钟抖动的分类与定义时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。 TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的计算方法。图1：三种时钟抖动的计算方法

时钟抖动的应用范围在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。TIE 抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE 抖动的要求。对于串行收发器的参考时钟，通常测量其TIE 抖动。如下图2所示，在2.5Gbps 的串行收发器芯片的发送端，参考时钟为100MHz，锁相环25倍频到2.5GHz 后，为Serializer （并行转串行电路）提供时钟。当参考时钟抖动减小时，TX 输出的串行数据的抖动随之减小，因此，需要测量该参考时钟的TIE 抖动。另外，用于射频电路的时钟通常也需测量其TIE 抖动（相位抖动）。在并行总线系统中，通常重点如在共同时钟总线（common clock bus）中（如图3所示），完整的数据传输需要两个时钟脉冲，第一个脉冲用于把数据锁存到发送芯片的IO Buffer，第二个脉冲将数据锁存到接收芯片中，在一个时钟周期内让数据从发送端传送到接收端，当发送端到接收端传输延迟（flight time）过大时，数据的建立时间不够，传输延迟过小时，数据的保持时间不够；同理，当这一个时钟的周期值偏大时，保持时间不够；周期值偏小时，建立时间不够。可见，时钟周期的变化直接影响建立保持时间，需要测量 period jitter 和cycle to cycle jitter。关于共同时钟总线的时序分析的详细讲解，请参考Stephen H. Hall、Garrett W. Hall 和James A. McCall 写的信号完整性分析书籍：《High-Speed Digital System Design》。另外一种常见的并行电路－源同步总线（Source Synchronous bus），通常也重点测量period jitter 和cycle to cycle jitter。比如DDR2就属于源同步总线，在Intel DDR2 667/800 JEDEC Specification Addendum 规范中定义了时钟的抖动测试包括周期抖动和相邻周期抖动，分别如表格1中tJIT(per)和tJIT(cc)，此外，还需要测量N-Cycle jitter，即N 个周期的相邻周期抖动，比如表格1中tERR(2per)是连续2个周期的周期值与下2个周期的周期值的时间差，tERR(3per)是3个周期组合的相邻周期抖动，依此类推。 Driving Receiving 关注period jitter 和cycle to cycle jitter。比

时间抖动(jitter)的概念及其分析方法

时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GHz级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。有资料表明在3G Hz以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。本文介绍了时间抖动（jitter）的概念及其分析方法。在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500n s有一个跳变沿。但不幸的是，这种信号并不存在。如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。这种不确定就是抖动。抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（ji tter）。图1 时间抖动示意图 1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因，而且不能进行统计分析。随机抖动是指由较难预测的因素导致的时序变化。例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。另外，半导体加工工艺的变化，例如掺杂密度不均，也可能造成抖动。 2．时间抖动的描述方法可以通过许多基本测量指标确定抖动的特点，基本的抖动参数包括： 1)周期抖动（period jitter）测量实时波形中每个时钟和数据的周期的宽度。这是最早最直接的一种测量抖动的方式。这一指标说明了时钟信号每个周期的变化。 2)周期间抖动（cycle-cycle jitter）测量任意两个相邻时钟或数据的周期宽度的变动有多大，通过对周期抖动应用一阶差分运算，可以得到周期间抖动。这个指标在分析琐相环性质的时候具有明显的意义。

规范-时钟抖动的分析与测量(试行)_Rev 1.0

时钟抖动的分析与测量编制：审核：批准：

文件维护日志目录第一章抖动的分析 (4) 1.1抖动的定义 (4) 1.2抖动的分类，峰峰值与有效值 (4) 1.3时钟抖动的分解 (7) 第二章抖动的测量 (8) 2.1用TDSJIT3测量抖动 (9) 2.1.1 Wizard向导测试 (9) 测试步骤： (9) 2.1.2 TDSJIT3手动测抖动 (12) 测试步骤： (12) 2.2用DPOJET测量抖动 (17) 2.2.1 One Touch 向导测试 (17) 测试步骤： (18) 2.2.2 手动测试 (19) 测试步骤： (19) 第三章参考 (22)

前言文章结构：第一章抖动的分析第二章抖动的测量

第一章抖动的分析 1.1抖动的定义一个信号在跳变时相对其理想时间位置的偏移量 1.2抖动的分类，峰峰值与有效值抖动通常分为三类： ●时钟抖动：period jitter，cycle-cycle jitter，N-cycle jitter，long-term jitter等 ●并行总线中数据与时钟相关的抖动：setup-hold time jitter等 ●高速串行数据的抖动测试：TIE(time interval error)等抖动定义分析对比及示例： TIE ：又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。如图 2 所示TIE抖动的示意图：

I1、I2、I3、In-1、In 是时钟第一个到第n 个上升沿与理想时间位置的偏差，将I1、I2 到In 进行数理统计，在所有样本的找出最大值和最小值，两者相减可以得到TIE 抖动的峰峰值，即：假设N为测量的样本总数，抖动的平均值可表示为：抖动的有效值（即RMS 值）为所有样本的1 个Sigma 值，即： PJ：周期抖动（Period Jitter）是多个周期内对时钟周期的变化进行统计与测量的结果，主要用于时钟等固定周期的信号。如图3所示的P1、P2、Pn-1、Pn为多个周期内时钟的周期数值，对这些数值进行数理统计，同理，与TIE 抖动的峰峰值和有效值计算方法相同，把P1 到Pn中的最大值减去最小值，得到周期抖动的峰峰值，把P1 到Pn 进行 1 个Sigma 运算，得到周期抖动的RMS 值。

时钟抖动的建模与仿真_上传

时钟抖动的建模与仿真 ——随机过程大作业报告1引言采样是数字通信系统中最重要也是最关键的一步。比如，由模拟信源变为数字信源需要AD采样，接收端将接收信号数字化也需要AD采样，而采样都需要通过振荡器产生采样信号；在载波系统中，接收端需要通过振荡器产生与发送端同频同相的载波信号，在OFDM系统中，接收端则需要通过本地振荡器产生产各个子载波。通过对通信原理、数字信号处理、数字通信等课程的学习知道，在分析本地振荡产生的信号的时钟抖动分析，都运用随机过程中的中心极限定理的知识，认为各种随机因数使时钟抖动是一个高斯过程；即我们都很清楚每个时刻的随机时间抖动都是一个高斯变量，但是各个时刻的高斯时间抖动之间是什么关系我们却很少提及。基于以上问题，我们认为很有必要去弄清楚，这个高斯的采样抖动信号在时间上呈现出什么样的关系，通过深层次的产生机理的分析弄清楚它的产生要素，以方便我们在平时的学习和研究过程中，比如仿真需要时，能够更贴近实际的去引入时间抖动。在本文的第二部分中，将通过研究一个振荡器的振动模型，来分析时钟抖动产生的激励，通过分析我们最终得出，时钟抖动噪声其实是一个维纳过程的重要结论。第三部分，则是通过阅读文献，得到时钟抖动有很多重要的性质。第四部分主要是以第二部分的模型为基础，进行matlab仿真以验证，此模型产生的时钟抖动是否满足人们已经的到的关于时钟抖动的各种性质（第三部分中所述性质），以验证模型的正确性。第五部分，则进行总结，提出几个值得思考的问题，并给出自己的初步想法。

时钟抖动的建模在参考文献【1】中用数学手段详细分析了时钟抖动产生的激励，这一部分我们就是以此文献为基础对时钟抖动进行建模分析的。振荡器所满足的方程图一、振荡器模型对于以上模型的振荡器满足如下振动方程：（1）就是噪声源，此处的讨论中在不同时刻是一系列相互独立的高斯白噪声。要解如上方程需做如下假设： 1) 将的二项分为两项和，这样方程（1）变为：（2） 2) 对于以上的将贡献方程（2）的稳态解，而项只对稳态解的参数有影响即，（3）

时钟抖动(CLK)和相位噪声之间的转换

时钟抖动(CLK)和相位噪声之间的转换摘要：这是一篇关于时钟(CLK)信号质量的应用笔记，介绍如何测量抖动和相位噪声，包括周期抖动、逐周期抖动和累加抖动。本文还描述了周期抖动和相位噪声谱之间的关系，并介绍如何将相位噪声谱转换成周期抖动。几乎所有集成电路和电气系统都需要时钟(CLK)。在当今世界中，人们以更快的速度处理和传送数字信息，而模拟信号和数字信号之间的转换速率也越来越快，分辨率越来越高。这些都要求工程师更多地关注时钟信号的质量。时钟信号的质量通常用抖动和相位噪声来描述。抖动包括周期抖动，逐周期抖动和累计抖动，最常用的是周期抖动。时钟的相位噪声用来说明时钟信号的频谱特性。本文首先简单介绍用来测量时钟抖动和相位噪声的装置。然后介绍周期抖动和相位噪声之间的关系，最后介绍将相位噪声谱转换成周期抖动的简单公式。周期抖动和相位噪声：定义和测量周期抖动周期抖动(J PER)是实测周期和理想周期之间的时间差。由于具有随机分布的特点，可以用峰-峰值或均方根值(RMS)描述。我们首先定义门限为V TH的时钟上升沿位于时域的T PER(n)，其中n是一个时域系数，如图1所示。我们将J PER表示为手册：其中T0是理想时钟周期。由于时钟频率固定，随机抖动J PER的均值应该为零，J PER的RMS可以表示为：式中的是所要求的运算符。从图1时钟波形可以看出J PER和T PER之间的关系。

图1. 周期抖动测量相位噪声测量为了理解相位噪声谱L(f)的定义，我们首先定义时钟信号的功率谱密度S C(f)。将时钟信号接频谱分析仪，即可测得S C(f)。相位噪声谱L(f)定义为频率f处的S C(f)值与时钟频率f C处的S C(f)值之差，以dB表示。图2说明了L(f)的定义。图2. 相位噪声谱的定义相位噪声谱L(f)的数学定义为：注意L(f)代表的是f C和f处谱值的比，L(f)将在下文介绍。周期抖动(J PER)测量有许多设备可以测量周期抖动。通常人们会用高精度数字示波器测量抖动。当时钟抖动大于示波器触发抖动的5倍时，时钟抖动可用时钟上升沿触发，然后测量另一个上升沿。图3给出了示波器从被测时钟产生触发信号的方法。该方法可消除数字示波器内部时钟源抖动。

时钟的抖动测量与分析

时钟的抖动测量与分析和分解时钟的抖动可以分为随机抖动（Random Jitter，简称Rj）和固有抖动（Deterministic jitter），随机抖动的来源为热噪声、Shot Noise 和Flick Noise，与电子器件和半导体器件的电子和空穴特性有关，比如ECL 工艺的 PLL 比TTL 和CMOS 工艺的PLL 有更小的随机抖动；固定抖动的来源为：开关电源噪声、串扰、电磁干扰等等，与电路的设计有关，可以通过优化设计来改善，比如选择合适的电源滤波方案、合理的PCB 布局和布线。和串行数据的抖动分解很相似，时钟的抖动可以分为Dj 和Rj。但不同的是，时钟的固有抖动中通常只有周期性抖动（Pj），不包括码间干扰（ISI）。当时钟的上下边沿都用来锁存数据时占空比时钟（DCD）计入固有抖动，否则不算固有抖动。时钟抖动测量方法在上个世纪90 年代，抖动的测量方法非常简单,示波器触发到时钟的一个上升沿，使用余辉模式，测量下一个上升沿余辉在判定电平上（通常为幅度的50％）的水平宽度。测量水平宽度有两种方法。第一种使用游标测量波形边沿余辉的宽度，如下图4 所示。由于像素偏差或屏幕分辨率(量化误差) 会降低精度，而且引入了触发抖动，所以这种方法误差较大。第二种使用直方图，对边沿余辉的水平方向进行直方图统计，如下图5 所示。测量直方图的最左边到最右边的间距即为抖动的峰峰值（168 皮秒）。这种方法的缺点是：引入了示波器的触发抖动；一次只测量一个周期，测试效率低，某些出现频率低的抖动在短时间内不能测量到。随着测试仪器技术的发展与进步，目前，示波器的抖动分析软件不再是测量一两个周期波形后分析抖动，而是一次测量多个连续比特位，计算与统计所有比特位的抖动，测量的数据量非常大、效率非常高。如下图6 所示为某50MHz 时钟的Period 抖动测试，示波器的抖动测试软件可以一次测量所有周期的周期

时域时钟抖动分析

时钟的抖动及相噪分析

时钟的抖动及相噪分析抖动测量一直被称为示波器测试测量的最高境界。传统最直观的抖动测量方法是利用余辉来查看波形的变化。后来演变为高等数学概率统计上的艰深问题，抖动测量结果准还是不准的问题就于是变得更加复杂。时钟的特性可以用频率计测量频率的稳定度，用频谱仪测量相噪，用示波器测量TIE 抖动、周期抖动、cycle-cycle抖动。但是时域测量方法和频域测量方法的原理分别是什么？ TIE抖动和相噪抖动之间的关系到底是怎么推导的呢？抖动是衡量时钟性能的重要指标，抖动一般定义为信号在某特定时刻相对于其理想位置的短期偏移。这个短期偏移在时域的表现形式为抖动（下文的抖动专指时域抖动），在频域的表现形式为相噪。本文主要探讨下时钟抖动和相噪以及其测量方法，以及两者之间的关系。 1 抖动介绍抖动是对时域信号的测量结果，反映了信号边沿相对其理想位置偏离了多少。抖动有两种主要成分：确定性抖动和随机抖动。确定性抖动是可以重复和预测的，其峰峰值是有界的，通常意义上的DJ是指其pk-pk值；随机抖动是不能预测的定时噪声，分析时一般使用高斯分布来近似表征，理论上可以偏离中间值无限大，所以随机抖动是没有峰到峰边界的，通常意义上的RJ指标是指其RMS值，可以根据其RMS值推算其在一定误码率时的值。目前最常用的分析方法是使用双狄拉克模型。该模型假定概率密度函数两侧的尾部是服从高斯分布的，高斯分布很容易模拟，并且可以向下推算出较低的概率分布。总抖动是RJ和DJ概率密度函数的卷积。

但是，业界对于高斯分布能否精确地描绘随机抖动直方图的尾部还存在争议。真正的随机抖动是遵守高斯分布的，但实际的测量中多个低幅度的DJ会卷积到一个分布函数，这导致测量出的概率密度分布的中心接近高斯分布，而尾部却夹杂了一些DJ。所以，真正的RJ可能只占高斯模型的抖动的一部分，测量中RJ可能被放大了，同时总抖动也会被放大。 2 抖动测量时钟抖动通常有三种测量方法，对应于TIE（Time Interval Error 时间间隔误差）、period（周期抖动）和Cycle-Cycle（相邻周期抖动）三种抖动指标。 TIE抖动（时间间隔误差），以被测时钟沿与理想时钟沿之间的时间差为样本，即以图中的TIEn为样本，通过对很多个样本进行统计分析，表征时钟沿与理想时钟沿偏离值的变化、分布情况，如下图所示：

时钟的抖动测量与分析

时钟的抖动测量与分析时钟抖动的分类与定义时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。 TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的计算方法。图1：三种时钟抖动的计算方法时钟抖动的应用范围在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。TIE抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE抖动的要求。对于串

行收发器的参考时钟，通常测量其TIE抖动。如下图2所示，在2.5Gbps的串行收发器芯片的发送端，参考时钟为100MHz，锁相环25倍频到2.5GHz后，为Serializer（并行转串行电路）提供时钟。当参考时钟抖动减小时，TX输出的串行数据的抖动随之减小，因此，需要测量该参考时钟的TIE抖动。另外，用于射频电路的时钟通常也需测量其TIE抖动（相位抖动）。在并行总线系统中，通常重点关注period jitter和cycle to cycle jitter。比如在共同时钟总线（common clock bus）中（如图3所示），完整的数据传输需要两个时钟脉冲，第一个脉冲用于把数据锁存到发送芯片的IO Buffer，第二个脉冲将数据锁存到接收芯片中，在一个时钟周期内让数据从发送端传送到接收端，当发送端到接收端传输延迟（flight time）过大时，数据的建立时间不够，传输延迟过小时，数据的保持时间不够；同理，当这一个时钟的周期值偏大时，保持时间不够；周期值偏小时，建立时间不够。可见，时钟周期的变化直接影响建立保持时间，需要测量period jitter和cycle to cycle jitter。关于共同时钟总线的时序分析的详细讲解，请参考Stephen H. Hall、Garrett W. Hall和James A. McCall写的信号完整性分析书籍：《High-Speed Digital System Design》。另外一种常见的并行电路－源同步总线（Source Synchronous bus），通常也重点测量period jitter和cycle to cycle jitter。比如DDR2就属于源同步总线，在Intel DDR2 667/800 JEDEC Specification Addendum规范中定义了时钟的抖动测试包括周期抖动和相邻周期抖动，分别如表格1中tJIT(per)和tJIT(cc)，此外，还需要测量N-Cycle jitter，即N个周期的相邻周期抖动，比如表格1中tERR(2per)是连续2个周期的周期值与下2个周期的周期值的时间差，tERR(3per)是3个周期组合的相邻周期抖动，依此类推。

示波器进行时钟抖动测试的精度

示波器进行时钟抖动测试的精度分析抖动是指数字信号中不期望的相位调制，同时也是衡量高速数字信号质量的最重要的指标。现在各种通信标准都对通信设备的抖动的指标有严格的要求，各种总线的一致性测试中也会对随机抖动、确定性抖动、时间间隔误差、总体抖动等有要求。示波器是很强大的工具，目前很多windows平台的示波器都提供了一些抖动分析的软件，可以提供直方图、时间图、抖动频谱、RJ/ DJ分解、浴盆曲线等一系列漂亮的测试报告。但是事实上，很多用户在使用示波器进行精确抖动测量时却不能得到很好的结果。比如明明要求被测时钟的抖动小于0.5ps RMS，实际测出来却是5ps RMS，数量级的错误使得很多用户开始怀疑测量结果和测量方法的可信程度。这些错误结果的出现除了部分是由于对抖动概念理解不够从而设置错误外，还有很大一部分原因是不了解所使用的示波器的抖动测量能力，也就是您在使用的这台示波器究竟能测量到多小的抖动，以及和那些因素有关。衡量示波器实际能测量到的最小的抖动的指标是抖动测量本底（J itter measurement floor）。如果被测件的实际抖动小于示波器的抖动测量本底，这些抖动是不可能被测量到的。抖动测量本底这个指标和示波器的采样时钟抖动、底噪声以及被测信号都有关系，其表现为示波器对测量结果增加的随机抖动的大小。由于不同示波器厂商用不同的方法定义抖动测量本底，这就要求购买或使用示波器的工程师深

入理解不同指标定义的含义。通常用来衡量示波器抖动测量能力的指标有2个：固有抖动（Int rinsic Jitter）和抖动测量本底（Jitter Measurement Floor）。这2 个指标间有关系但又不完全一样，下面就来解释一下。 1、固有抖动示波器的固有抖动，有时又叫采样时钟抖动，是指由于示波器内部采样时钟误差所造成的抖动。由于现在高带宽示波器的采样时钟频率都非常高，可高达80G/s或者更高，因此要保证每一个实际的采样点都落在其应该在的理想位置是个非常有挑战性的工作。示波器里通常使用专门的芯片或时基系统来保证送给其ADC芯片的采样时钟间精确的时间关系。以Agilent其90000X示波器为例，其固有抖动是150fs。这里，固有抖动意味着如果不考虑其它因素情况下理论上示波器能够测量到的最小的抖动值。有些厂商把这项指标称为示波器的抖动测量本底，但事实上理论上的固有抖动指标本身并不能准确地告诉工程师这台示波器会给抖动测量带来多大误差。 2、抖动测量本底事实上示波器都是有底噪声的（这是指幅度上的噪声），同时被测信号的斜率（指被测信号边沿单位时间内电压变化的速度）又不是无穷大的。因此示波器本身的垂直方向的幅度噪声叠加在被测信号上，

正确理解时钟器件的抖动性能

正确理解时钟器件的抖动性能正确理解时钟器件的抖动性能摘要在选择时钟器件时，抖动指标是最重要的关键参数之一。但不同的时钟器件，对抖动的描述不尽相同，如不带锁相环的时钟驱动器有附加抖动指标要求，而带锁相环实现零延时的时钟驱动器则有周期抖动和周期间抖动指。同时，不同厂家对相关时钟器件的抖动指标定义条件也不一样，如在时钟合成器条件下测试，还是在抖动滤除条件下测试等。为了正确理解时钟相关器件的抖动指标规格，同时选择抖动性能适合系统应用的时钟解决方案，本文详细介绍了如何理解两种类型时钟驱动器的抖动参数，以及从锁相环输出噪声特性理解时钟器件作为合成器、抖动滤除功能时的噪声特性。 1概述随着半导体工艺速度和集成度的提高，以及模拟集成电路设计能力的提升，锁相环芯片的产品形态越来越丰富，大大提升了系统时钟方案设计的灵活性，同时降低了系统时钟方案总成本。目前，锁相环集成芯片已被广泛应用于无线通信、数据网络、消费电子、医疗设备和安防监控等领域，可以实现通信网定时同步、时钟产生、时钟恢复和抖动滤除、频率合成和转换、时钟分发和驱动等功能。面对时钟器件供应商提供的种类繁多的芯片，为系统设计选择满足性

能规格，同时总体方案成本又具有竞争力的时钟电路，是电路设计者面临的一个难题。由于时钟器件的关键指标是抖动规格，高性能的抖动指标往往价格也要高很多，本文从分析时钟器件的抖动规格入手，详细介绍了如何正确地理解在时钟芯片器件手册里该指标的含义。基于抖动指标，介绍了德州仪器（TI）所提供的一系列时钟器件及其抖动性能，帮助电路设计者选择最适合自己的时钟方案。 2时钟抖动和锁相环噪声模型对时钟器件而言，抖动和锁相环是两个最基本的概念。 2.1抖动，时钟抖动可分为三种抖动类型：时间间隔误差TIE（Time Interval Error）、周期抖动PJ（Period Jitter）和相邻周期间抖动CCJ（Cycle to Cycle Jitter）。周期抖动是多个周期内对时钟周期的变化进行统计与测量的结果，相邻周期间抖动是时钟相邻周期的周期差值进行统计与测量的结果，由于这两种抖动是单个周期或相邻周期的偏差，表征的是短期抖动行为。时间间隔误差又称为相位抖动（Phase Jitter），是指信号在电平转换时，其边沿与理想时间位置的偏移量，通常表征的是长期抖动行为。图1抖动定义从时钟抖动的来源分析，可以把抖动归纳为两大类：确定性抖动和随机性抖动。确定性抖动是由可识别的各种干扰信号造成的，如EMI辐射、电源噪声、同步切换噪声等等，这种抖动幅度是有边界的，而且

如何估算采样时钟抖动

如何估算采样时钟抖动 ADC 设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比 (SNR) 的主要原因。本文章重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC 的孔径抖动组合。采样过程回顾根据 Nyquist-Shannon 采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样，则其可以得到完全重建。假设以 100 MSPS 的速率对高达 10MHz 的输入信号采样，则不管该信号是位于 1 到 10MHz 的基带(首个Nyquist 区域)，还是在 100 到 110MHz 的更高Nyquist 区域内欠采样，都没关系(请参见图 1)。图 1 100MSPS 采样的两个输入信号显示了混叠带来的相同采样点在更高(第二个、第三个等)Nyquist 区域中采样，一般被称作欠采样或次采样。然而，在 ADC 前面要求使用抗混叠过滤，以对理想 Nyquist 区域采样，同时避免重建原始信号过程中产生干扰。时域抖动仔细观察某个采样点，可以看到计时不准(时钟抖动或时钟相位噪声)是如何形成振幅变化的。由于高 Nyquist 区域(例如，f1 = 10 MHz 到 f2 = 110 MHz)欠采样带来输入频率的增加，固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。另外，图 2 表明时钟信号自身转换速率对采样时间的变化产生了影响。转换速率决定了时钟信号通过零交叉点的快慢。换句话说，转换速率直接影响 ADC 中时钟电路的触发阈值。图 2 时钟抖动形成更多快速输入信号振幅误差如果 ADC 的内部时钟缓冲器上存在固定数量的热噪声，则转换速率也转换为计时不准，从而降低了 ADC 的固有窗口抖动。，窗口抖动与时钟抖动(相位噪声)没有一点关系，但是这两种抖动分量在采样时间组合在一起。图3 ADC的窗口抖动图3还表明窗口抖动随转换速率降低而增加。转换速率一般直接取决于时钟振幅。时钟抖动导致的 SNR 减弱有几个因素会限制 ADC 的 SNR，例如：量化噪声(管线式转换器中一般不明显)、热噪声(其在低输入频率下限制 SNR)，以及时钟抖动(SNRJitter)(请参见下面方程式 1)。SNRJitter 部分受到输入频率 fIN(取决于 Nyquist 区域)的限制，同时受总时钟抖动量 tJitter 的限制，其计算方法如下：SNRJitter[dBc]=-20×log(2π×fIN×tJitter)??(2) 正如我们预计的那样，利用固定数量的时钟抖动，SNR 随输入频率上升而下降。图 4 描述了这种现象，其显示了 400 fs 固定时钟抖动时一个 14 位管线式转换器的 SNR。如果输入频率增加十倍，例如：从 10MHz 增加到 100MHz，则时钟抖动带来的最大实际 SNR 降低 20dB。图4 SNR 随输入频率上升而下降如前所述，限制 ADC SNR 的另一个主要因素是 ADC 的热噪声，其不随输入频率变化。一个 14 位管线式转换器一般有 ~70 到 74 dB 的热噪声，。我们可以在产品说明书中找到 ADC 的热噪声，其相当于最低指定输入频率(本例中为 10MHz)的 SNR，其中时钟抖动还不是一个因素。让我们来对一个具有 400 fs 抖动时钟电路和~73 dB 热噪声的 14 位 ADC 进行分析。低输入频率(例如：10MHz 等)下，该 ADC 的 SNR 主要由其热噪声定义。由于输入频率增加，400-fs 时钟抖动越来越占据主导，直到 ~300 MHz 时完全接管。尽管相比 10MHz 的 SNR，100MHz 输入频率下时钟抖动带来的 SNR 每十倍频降低20dB，但是总 SNR 仅降低 ~3.5 dB(降至 69.5dB)，因为存在 73-dB 热噪声(请参见图 5)：图 5 产生的 ADC SNR 受热噪声和时钟抖动的限制现在，很明显，如果 ADC 的热噪声增加，对高输入频率采样时时钟抖动便非常重要。例如，一个 16 位 ADC 具有 ~77 到 80 dB 的热噪声层。根据图 4 所示曲线图，为了最小化 100MHz 输入频率 SNR 的时钟抖动影响，时钟抖动需为大约 150 fs 或更高。确定采样时钟抖动如前所述，采样时钟抖动由时钟的计时不准(相位噪声)和 ADC 的窗口抖动组成。这两个部分结合组成如下：我们在产品说明书中可以找到 ADC 的孔径口抖动 (aperture jitter)。这一值一般与时钟振幅或转换速率一起指定，记住这一点很重要。低时钟振幅带来低转换速率，从而增加窗口抖动。时